JPS59207652A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPS59207652A JPS59207652A JP58080875A JP8087583A JPS59207652A JP S59207652 A JPS59207652 A JP S59207652A JP 58080875 A JP58080875 A JP 58080875A JP 8087583 A JP8087583 A JP 8087583A JP S59207652 A JPS59207652 A JP S59207652A
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- JP
- Japan
- Prior art keywords
- insulating film
- silicide
- layer
- integrated circuit
- semiconductor integrated
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、配線中に抵抗素子を有する半導体集積回路装
置、ならびに、該半導体集積回路装置の製造方法に関す
るものである。
置、ならびに、該半導体集積回路装置の製造方法に関す
るものである。
半導体集積回路装置（１０）の近来の傾向は、高集積化
、高速化および低消費電力化である。このような傾向の
対策として、モリブデン（Ｍｏ）。
、高速化および低消費電力化である。このような傾向の
対策として、モリブデン（Ｍｏ）。
タングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔ１
）等の高融点金属配線材料〔以下、単にシリサイド（Ｓ
ｉｌｉｃｉｄｅ）形成金属配線材料という〕、あるいは
、該シリサイド形成金属配線材料とシリコン（Ｓｉ）材
料によって形成されたシリサイド配線材料を用いること
が考えられている。これらの配線材料は抵抗が小さく、
従って情報の伝搬速度は早く、かつ、低消費電力化に適
している優位面がある。
）等の高融点金属配線材料〔以下、単にシリサイド（Ｓ
ｉｌｉｃｉｄｅ）形成金属配線材料という〕、あるいは
、該シリサイド形成金属配線材料とシリコン（Ｓｉ）材
料によって形成されたシリサイド配線材料を用いること
が考えられている。これらの配線材料は抵抗が小さく、
従って情報の伝搬速度は早く、かつ、低消費電力化に適
している優位面がある。
しかしながら、例えばスタティック・メモリ〔以下、単
にＳＲＡＭ（Ｓｔａｔｉｃ ＲａｎｄｏｍＡｃｃｅｓｓ
Ｍｅｍｏｒｙ）という〕の１メモリ素子を形成する
場合、素子内の配線上に抵抗が必要になっているが、現
在のところ、前記シリサイド配線材料では配線上に抵抗
を形成することができなかった。
にＳＲＡＭ（Ｓｔａｔｉｃ ＲａｎｄｏｍＡｃｃｅｓｓ
Ｍｅｍｏｒｙ）という〕の１メモリ素子を形成する
場合、素子内の配線上に抵抗が必要になっているが、現
在のところ、前記シリサイド配線材料では配線上に抵抗
を形成することができなかった。
本発明の目的は、シリサイド形成金属配線材料から形成
された配線中に抵抗領域を形成した半導体集積回路装置
、およびその製造方法を提供することにある。
された配線中に抵抗領域を形成した半導体集積回路装置
、およびその製造方法を提供することにある。
以下、一実施例とともに本発明の詳細な説明する。
なお、全図において、同様の機能を有するものは同一記
号を付け、重複するものについての説明は省略する。本
実施例は、一層の多結晶シリコンからなるＳＲＡＭのメ
モリ素子を形成するための絶縁ゲート型電界効果トラン
ジスタ（以下、単にＭＩＳＦＥＴと称する）と、該ＭＩ
ＳＦＥＴのドレイン側に接続される高抵抗値をもつ抵抗
素子とを有する半導体集積回路装置について説明する。
号を付け、重複するものについての説明は省略する。本
実施例は、一層の多結晶シリコンからなるＳＲＡＭのメ
モリ素子を形成するための絶縁ゲート型電界効果トラン
ジスタ（以下、単にＭＩＳＦＥＴと称する）と、該ＭＩ
ＳＦＥＴのドレイン側に接続される高抵抗値をもつ抵抗
素子とを有する半導体集積回路装置について説明する。
第１図〜第１０図は、本発明の一実施例を説明するため
の各製造工程に２ける半導体装置の部分断面図である。
の各製造工程に２ける半導体装置の部分断面図である。
第１図に示すように、ｐ型の不純物を有するシリコン単
結晶からなり、２０〔Ω・Ｃｍ〕程度の抵抗率を有する
半導体基板１上に、約１０００℃の熱処理によって４０
０Ａ程度の二酸化シリコンの絶縁膜２を形成する。形成
された絶縁膜２上にシリコンナイトライド（ＳＩ３Ｎ４
）の絶縁膜をＯｖＤ （Ｏｈｅｍｉｃａｌ Ｖａｐｏ
ｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって形成する。
結晶からなり、２０〔Ω・Ｃｍ〕程度の抵抗率を有する
半導体基板１上に、約１０００℃の熱処理によって４０
０Ａ程度の二酸化シリコンの絶縁膜２を形成する。形成
された絶縁膜２上にシリコンナイトライド（ＳＩ３Ｎ４
）の絶縁膜をＯｖＤ （Ｏｈｅｍｉｃａｌ Ｖａｐｏ
ｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって形成する。
この絶縁膜の厚さは６００Ａ程度でよい。ＯｖＤ法によ
って形成された絶縁膜の半導体素子形成部以外の絶縁膜
を除去して、耐酸化マスクの絶縁膜３を形成する。
って形成された絶縁膜の半導体素子形成部以外の絶縁膜
を除去して、耐酸化マスクの絶縁膜３を形成する。
前記工程の後に、第２図に示すように、耐酸化マスク用
絶縁膜３から露出する半導体基板１を約１０００℃程度
の熱処理によって酸化させることにより、二酸化シリコ
ンのフィールド（Ｆｉｅｌｄ）絶縁膜部２０を形成する
。このフィールド絶縁膜部２０の厚さは、例えば１μｍ
程度でよい。
絶縁膜３から露出する半導体基板１を約１０００℃程度
の熱処理によって酸化させることにより、二酸化シリコ
ンのフィールド（Ｆｉｅｌｄ）絶縁膜部２０を形成する
。このフィールド絶縁膜部２０の厚さは、例えば１μｍ
程度でよい。
第２図に示す工程の後に、絶縁膜３を除去して、半導体
素子形成部の半導体基板１の表面が露出するように、絶
縁膜２の全面をエンチング（Ｐｉｔｃｈ−ｉｎｇ）する
。この後に、第３図に示すように、約１０００℃の熱酸
化処理によりゲート絶縁膜ともなる絶縁膜２′を半導体
基板表面に形成する。この絶縁膜２′の厚さは、例えば
半導体素子形成部で４００Ａ程度でよい。
素子形成部の半導体基板１の表面が露出するように、絶
縁膜２の全面をエンチング（Ｐｉｔｃｈ−ｉｎｇ）する
。この後に、第３図に示すように、約１０００℃の熱酸
化処理によりゲート絶縁膜ともなる絶縁膜２′を半導体
基板表面に形成する。この絶縁膜２′の厚さは、例えば
半導体素子形成部で４００Ａ程度でよい。
形成された絶縁膜２′上に、第４図に示すように、第１
層配線の下層部４を形成する。この下層部４は、高抵抗
値を有するものであり、例えば、多結晶シリコンを低圧
ＯｖＤ法によって３０００Ａ程度の厚さで形成すればよ
い。
層配線の下層部４を形成する。この下層部４は、高抵抗
値を有するものであり、例えば、多結晶シリコンを低圧
ＯｖＤ法によって３０００Ａ程度の厚さで形成すればよ
い。
前記形成された下層部４上に、シリコンナイトライドの
絶縁膜を５００Ａ程度に形成し、第５図に示すように、
抵抗を形成すべき領域以外の絶縁膜を除去し、拡散マス
クとなる絶縁膜５を形成する。この後に下層部４に、例
えば、リン（Ｐ）の不純物を拡散し、下層部４の抵抗値
を４０〔Ω／口〕程度に低減した下層部４′を形成する
。なお、絶縁膜５の下部の下層部４の抵抗値は実質的に
変化なく、高抵抗の抵抗領域となる。
絶縁膜を５００Ａ程度に形成し、第５図に示すように、
抵抗を形成すべき領域以外の絶縁膜を除去し、拡散マス
クとなる絶縁膜５を形成する。この後に下層部４に、例
えば、リン（Ｐ）の不純物を拡散し、下層部４の抵抗値
を４０〔Ω／口〕程度に低減した下層部４′を形成する
。なお、絶縁膜５の下部の下層部４の抵抗値は実質的に
変化なく、高抵抗の抵抗領域となる。
次に、第６図に示すように、下層部４′に重合せるよう
に高融点金属のモリブデン、または、モリブデンとシリ
コンからなるモリブデンシリサイド（例えば、Ｍｏ５ｉ
ｚ）の上層部６を形成する。この上層部６の形成は、例
えば、スパッタ技術によって前記材料を４０００Ａ程度
に付着すればよい。
に高融点金属のモリブデン、または、モリブデンとシリ
コンからなるモリブデンシリサイド（例えば、Ｍｏ５ｉ
ｚ）の上層部６を形成する。この上層部６の形成は、例
えば、スパッタ技術によって前記材料を４０００Ａ程度
に付着すればよい。
また、本実施例においてはモリブデンまたはモリブデン
シリサイドの配線材料としたが、タングステン、タンタ
ル、チタン等のシリサイド形成金属配線材料、または、
該シリコン形成金属配線材料とシリコン材料からなるシ
リサイドの配線材料でもよい。また、下層部４′と上層
部６の配線材料は、前記上層部６を形成するためのスパ
ッタ技術、および、この後に行われる熱処理などによっ
て、配線材料間の界面からの一部分、もしくは、全体が
融合してシリサイドを形成するようになっている。
シリサイドの配線材料としたが、タングステン、タンタ
ル、チタン等のシリサイド形成金属配線材料、または、
該シリコン形成金属配線材料とシリコン材料からなるシ
リサイドの配線材料でもよい。また、下層部４′と上層
部６の配線材料は、前記上層部６を形成するためのスパ
ッタ技術、および、この後に行われる熱処理などによっ
て、配線材料間の界面からの一部分、もしくは、全体が
融合してシリサイドを形成するようになっている。
この融合の度合は、各々の熱処理工程、各々の配線材料
の厚さによって制御することができる。また、下層部４
′と上層部６を必要に応じてシリサイド化しなくてもよ
い。さらに、スパッタ技術によって上層部６を形成した
とき、不完全なシリサイドであっても前記各々の熱処理
工程によってシリサイドに形成される。
の厚さによって制御することができる。また、下層部４
′と上層部６を必要に応じてシリサイド化しなくてもよ
い。さらに、スパッタ技術によって上層部６を形成した
とき、不完全なシリサイドであっても前記各々の熱処理
工程によってシリサイドに形成される。
第６図の工程の後に、上層部６上にホトレジスト（図示
せず）を形成し、半導体素子部のソース。
せず）を形成し、半導体素子部のソース。
ドレイン領域の形成部のホトレジストを除去してマスク
を形成する。この形成されたマスクを用いて、第７図に
示すように、例えば、７ツ累系のドライエツチングによ
って抵抗領域部７とゲート領域部８を形成する。さらに
、前記マスクを用いて、ソース、ドレイン領域の形成部
にイオン注入法によりｎ″″型の不純物を打込み、熱処
理によってソース、ドレイン領域の拡散層９を形成し、
マスクを除去する。この拡散層９の形成のためのイオン
注入は、ヒ素（Ａｓ）イオンの不純物を１００ ［Ｋｅ
Ｖ ］のエネルギで、２Ｘ１０”Ｃ原子個／ ｃｍ 〕
の不純物を打込めばよい。
を形成する。この形成されたマスクを用いて、第７図に
示すように、例えば、７ツ累系のドライエツチングによ
って抵抗領域部７とゲート領域部８を形成する。さらに
、前記マスクを用いて、ソース、ドレイン領域の形成部
にイオン注入法によりｎ″″型の不純物を打込み、熱処
理によってソース、ドレイン領域の拡散層９を形成し、
マスクを除去する。この拡散層９の形成のためのイオン
注入は、ヒ素（Ａｓ）イオンの不純物を１００ ［Ｋｅ
Ｖ ］のエネルギで、２Ｘ１０”Ｃ原子個／ ｃｍ 〕
の不純物を打込めばよい。
第７図の工程の後に、ホトレジストを全面に形成し、抵
抗領域部７．拡散層９上のホトレジストを除去し、第８
図に示すように、マスク１０を形成する。このマスク１
０を用いて、抵抗領域部７の絶縁膜５上の上層部６をフ
ッ素系ドライエツチングによって除去し、窓１１を形成
する。これによって、モリブデン、または、モリブデン
シリサイドにより形成された上層部６が電気的に切断さ
れ、高抵抗の下層部４のみが電気的に接続され、高抵抗
の抵抗領域が形成される。この後に、前記マスク１０を
除去する。
抗領域部７．拡散層９上のホトレジストを除去し、第８
図に示すように、マスク１０を形成する。このマスク１
０を用いて、抵抗領域部７の絶縁膜５上の上層部６をフ
ッ素系ドライエツチングによって除去し、窓１１を形成
する。これによって、モリブデン、または、モリブデン
シリサイドにより形成された上層部６が電気的に切断さ
れ、高抵抗の下層部４のみが電気的に接続され、高抵抗
の抵抗領域が形成される。この後に、前記マスク１０を
除去する。
前記工程の後に、第９図に示すように、リンガラス１３
を７０００Ａ程度にデポジションし、約１０００℃で３
０分程度熱処理する。その後、ホトエツチングにより拡
散層９上の絶縁膜および上層部６上の絶縁膜を除去し、
コンタクトホール１２を形成する。更にリンのデポジシ
ョン又はイオン打込みによりリンがコンタクトホール１
２を介して拡散層９よりも深く拡散され、点線で示すよ
うな層１４が形成される。このリン拡散層１４によって
、該拡散層１４上に形成される電極とのコンタクトの信
頼度が向上する。この拡散層１４の深さは、例えば、拡
散層９の深さを０．４μｍとすれば、０．７１１ｍの深
さに形成することができる。
を７０００Ａ程度にデポジションし、約１０００℃で３
０分程度熱処理する。その後、ホトエツチングにより拡
散層９上の絶縁膜および上層部６上の絶縁膜を除去し、
コンタクトホール１２を形成する。更にリンのデポジシ
ョン又はイオン打込みによりリンがコンタクトホール１
２を介して拡散層９よりも深く拡散され、点線で示すよ
うな層１４が形成される。このリン拡散層１４によって
、該拡散層１４上に形成される電極とのコンタクトの信
頼度が向上する。この拡散層１４の深さは、例えば、拡
散層９の深さを０．４μｍとすれば、０．７１１ｍの深
さに形成することができる。
第９図の工程の後に、第１０図に示すように、１μｍ程
度の厚さを有するアルミニウム配線１５を形成し、本実
施例の半導体装置は完成する。第１０図において、Ｘ部
にＭＩＳＦＥＴが、Ｙ部に抵抗がそれぞれ形成される。
度の厚さを有するアルミニウム配線１５を形成し、本実
施例の半導体装置は完成する。第１０図において、Ｘ部
にＭＩＳＦＥＴが、Ｙ部に抵抗がそれぞれ形成される。
なお、上記実施例のうち、第８図以降の工程は第１１図
から第１３図に示すようにしてもよい。
から第１３図に示すようにしてもよい。
即ち、第７図の工程の後、第１１図に示すようにリンガ
ラス１３を全面に形成し、熱処理した後ホトエツチング
により抵抗領域部７の絶縁膜５上の上層部６およびリン
ガラス１３、更には拡散層９上の絶縁膜２′およびリン
ガラス１３、および上層部６上のリンガラス１３を除去
する。これによって、モリブデンまたはモリブデンシリ
サイドにより形成された上層部６が電気的に切断され、
高抵抗の下層部４のみが電気的に接続され、高抵抗の抵
抗領域が形成されるとともにコンタクトホール１２が形
成される。その後、第１２図に示すようにリンのデポジ
ションまたはイオン打込みによりコンタクトホール１２
を介してリンを拡散層９よりも深く拡散し、点線で示す
ような層１４を形成する。以下、第１３図に示すように
ＡＪ配線１５を形成して本実施例の半導体装置が完成さ
れる。
ラス１３を全面に形成し、熱処理した後ホトエツチング
により抵抗領域部７の絶縁膜５上の上層部６およびリン
ガラス１３、更には拡散層９上の絶縁膜２′およびリン
ガラス１３、および上層部６上のリンガラス１３を除去
する。これによって、モリブデンまたはモリブデンシリ
サイドにより形成された上層部６が電気的に切断され、
高抵抗の下層部４のみが電気的に接続され、高抵抗の抵
抗領域が形成されるとともにコンタクトホール１２が形
成される。その後、第１２図に示すようにリンのデポジ
ションまたはイオン打込みによりコンタクトホール１２
を介してリンを拡散層９よりも深く拡散し、点線で示す
ような層１４を形成する。以下、第１３図に示すように
ＡＪ配線１５を形成して本実施例の半導体装置が完成さ
れる。
この方法は、上記した第８図〜第１０図を参照にして説
明した工程に比較すると、ホトレジスト工程を一回減ら
すことができる。
明した工程に比較すると、ホトレジスト工程を一回減ら
すことができる。
第１４図は、前記実施例に係るＳＲＡＭの１素子を構成
するための回路図である。３０は電源線、３１Ａ、３１
Ｂはデータ線、３２はワード線、３３Ａ、３３Ｂ、３３
０および３３ＤはＭＯＳＦＥＴ（Ｍｅｔａｌ Ｑｘｉ
ｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ ＦｉｅｌｄＥ
ｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、３４Ａ、３４Ｂ
は抵抗、３５はアースである。前記実施例の高抵抗の抵
抗領域は、抵抗３４Ａ、３４Ｂに形成する。
するための回路図である。３０は電源線、３１Ａ、３１
Ｂはデータ線、３２はワード線、３３Ａ、３３Ｂ、３３
０および３３ＤはＭＯＳＦＥＴ（Ｍｅｔａｌ Ｑｘｉ
ｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ ＦｉｅｌｄＥ
ｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、３４Ａ、３４Ｂ
は抵抗、３５はアースである。前記実施例の高抵抗の抵
抗領域は、抵抗３４Ａ、３４Ｂに形成する。
第１５図は、上記実施例に従って形成されたＳＲＡＭの
メモリ素子部を構成するためのレイアウト図の一例を示
し、その等価回路図を第１４図に示す。第１５図の記号
は、第１４図と対応して示したものであり、図に示すよ
うに、斜線部分が抵抗３４Ａ、３４Ｂである。
メモリ素子部を構成するためのレイアウト図の一例を示
し、その等価回路図を第１４図に示す。第１５図の記号
は、第１４図と対応して示したものであり、図に示すよ
うに、斜線部分が抵抗３４Ａ、３４Ｂである。
なお、本発明は、前記実施例に限定されることなく、そ
の要旨を変更しない範囲において種々変更し得ることは
勿論である。例えば、前記実施例は、一層の多結晶シリ
コンからなる半導体装置について述べたが、二層以上の
多結晶シリコンからなる半導体装置に適用してもよい。
の要旨を変更しない範囲において種々変更し得ることは
勿論である。例えば、前記実施例は、一層の多結晶シリ
コンからなる半導体装置について述べたが、二層以上の
多結晶シリコンからなる半導体装置に適用してもよい。
また、前記実施例は、ＳＲＡＭの形成について述べたが
、他の回路、あるいは、周辺の抵抗領域に適用してもよ
い。
、他の回路、あるいは、周辺の抵抗領域に適用してもよ
い。
以上説明したように、本発明によれば、導電性の極めて
よいシリサイド形成金属配線材料、または、該シリサイ
ド形成金属配線材料とシリコン材料とで形成したシリサ
イドによって半導体装置の配線を形成し、かつ、該配線
中に容易に抵抗領域を形成することができる。従って、
半導体集積回路装置の１素子内に導電性の良い配線層と
抵抗領域を形成することができるので、高速化および高
集積化の向上した半導体装置を提供することができる。
よいシリサイド形成金属配線材料、または、該シリサイ
ド形成金属配線材料とシリコン材料とで形成したシリサ
イドによって半導体装置の配線を形成し、かつ、該配線
中に容易に抵抗領域を形成することができる。従って、
半導体集積回路装置の１素子内に導電性の良い配線層と
抵抗領域を形成することができるので、高速化および高
集積化の向上した半導体装置を提供することができる。
第１図〜第１３図は、本発明の一実施例を説明するため
の各製造工程における半導体装置の部分断面図、 第１４図は、前記実施例に係るＳＲＡＭのメモリ累子部
を構成するための回路図、 第１５図は、第１４図に示したＳＲＡＭのメモリ累子部
を本発明に従って形成した半導体集積回路装置のレイア
ウト図なそれぞれ示す。 １・・・半導体基板、２． ２’、 ３． 訃・・絶
縁膜、２０・・・フィールド絶縁膜部、４．４′・・・
下層部、６・・・上層部、７・・・抵抗領域部、８・・
・ゲート領域部、９・・・拡散層、１０・・・マスク、
１１・・・窓、１２・・・コンタクトホール、１３・・
・リンガラス、１４・・・リン拡散層、１４′・・・ヒ
素とリンの２重層、１５・・・アルミニウム配線、３０
・・・電源線、３１Ａ、、３１Ｂ・・・データ線、３２
・・・ワード線、３３Ａ〜３３Ｄ・・・ＭＩＳＦＥＩＴ
、３４Ａ、３４Ｂ・・・抵抗、３５・・・アース。 代理人 弁理士 高 橋 明 失 策 １ 図 、？ 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図 第１２図 第１３図 ／、ｆ、ｆ４ ／、ｓ ）Ｉ Ｉ／ ／第１４図 第１５図 ｊｉｌ）Ｕ玉ｍ］脂信コ、Ａ
の各製造工程における半導体装置の部分断面図、 第１４図は、前記実施例に係るＳＲＡＭのメモリ累子部
を構成するための回路図、 第１５図は、第１４図に示したＳＲＡＭのメモリ累子部
を本発明に従って形成した半導体集積回路装置のレイア
ウト図なそれぞれ示す。 １・・・半導体基板、２． ２’、 ３． 訃・・絶
縁膜、２０・・・フィールド絶縁膜部、４．４′・・・
下層部、６・・・上層部、７・・・抵抗領域部、８・・
・ゲート領域部、９・・・拡散層、１０・・・マスク、
１１・・・窓、１２・・・コンタクトホール、１３・・
・リンガラス、１４・・・リン拡散層、１４′・・・ヒ
素とリンの２重層、１５・・・アルミニウム配線、３０
・・・電源線、３１Ａ、、３１Ｂ・・・データ線、３２
・・・ワード線、３３Ａ〜３３Ｄ・・・ＭＩＳＦＥＩＴ
、３４Ａ、３４Ｂ・・・抵抗、３５・・・アース。 代理人 弁理士 高 橋 明 失 策 １ 図 、？ 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図 第１２図 第１３図 ／、ｆ、ｆ４ ／、ｓ ）Ｉ Ｉ／ ／第１４図 第１５図 ｊｉｌ）Ｕ玉ｍ］脂信コ、Ａ
Claims (1)
- 【特許請求の範囲】 １、 シリコン層の抵抗領域以外の部分の上にシリサイ
ド形成金属またはそのシリサイド層を設けたことを特徴
とした半導体集積回路装置。 ２、半導体基板上に絶縁膜を介してシリコン層を形成し
、抵抗領域となるべき以外の前記シリコン層上にシリサ
イド形成金属またはそのシリサイド層を形成する工程を
備えたことを特徴とした半導体集積回路装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080875A JPS59207652A (ja) | 1983-05-11 | 1983-05-11 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58080875A JPS59207652A (ja) | 1983-05-11 | 1983-05-11 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59207652A true JPS59207652A (ja) | 1984-11-24 |
Family
ID=13730515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58080875A Pending JPS59207652A (ja) | 1983-05-11 | 1983-05-11 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59207652A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210658A (ja) * | 1983-05-16 | 1984-11-29 | Nec Corp | 半導体装置の製造方法 |
| JPS60263455A (ja) * | 1984-06-04 | 1985-12-26 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | ポリシリコン構造 |
| JPS6281042A (ja) * | 1985-10-04 | 1987-04-14 | Hitachi Ltd | 半導体集積回路装置 |
| JPS63237458A (ja) * | 1987-03-25 | 1988-10-03 | Nec Corp | 半導体抵抗素子 |
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| JPH02170467A (ja) * | 1988-12-22 | 1990-07-02 | Toshiba Corp | 半導体装置の製造方法 |
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1983
- 1983-05-11 JP JP58080875A patent/JPS59207652A/ja active Pending
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