JPS6281060A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPS6281060A JPS6281060A JP60220182A JP22018285A JPS6281060A JP S6281060 A JPS6281060 A JP S6281060A JP 60220182 A JP60220182 A JP 60220182A JP 22018285 A JP22018285 A JP 22018285A JP S6281060 A JPS6281060 A JP S6281060A
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- JP
- Japan
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- thin film
- layer
- insulator layer
- film transistor
- thickness
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ゲート酸化膜に起因する薄膜トランジスタ特
性の不安定性が改良された薄膜トランジスタに関するも
のである。
性の不安定性が改良された薄膜トランジスタに関するも
のである。
（従来の技術）
近年、半導体薄膜の一方の面上に形成した絶縁体層を介
して、半導体薄膜に電圧を印加することにより、半導体
薄膜の電気伝導度を変調する薄膜トランジスタは、製造
工程が容易なこと、大面積化が可能なことなどの理由に
より、液晶エレクトロルミネセンス素子を用いた表示装
置の駆動素子として、その研究開発が促進されている。
して、半導体薄膜に電圧を印加することにより、半導体
薄膜の電気伝導度を変調する薄膜トランジスタは、製造
工程が容易なこと、大面積化が可能なことなどの理由に
より、液晶エレクトロルミネセンス素子を用いた表示装
置の駆動素子として、その研究開発が促進されている。
このような薄膜トランジスタにおいて、最も重要な点は
、素子特性の変動がなく、長時間にわたって安定に動作
することである６ 薄膜トランジスタ特性の経時変化の原因としては、半導
体薄膜中あるいは半導体薄膜と絶縁体層との界面あるい
は絶縁体層中に生じた電子トラップによると考えられて
いる。この内、絶縁体層に生じた電子トラップは、他の
トラップに比べてその数が多く、薄膜トランジスタ特性
のゆっくりとした経時変化の主たる要因である。半導体
層中に形成されたチャンネル中を移動する電子が、ドレ
イン電極近傍の高電界により加速される高エネルギーを
得て、半導体層と絶縁体層との間の電位障壁を越えて絶
縁体層中に飛び込み、そこに捕獲される。その結果、実
効的なゲート電圧が変化し、ドレイン電流が変動する。
、素子特性の変動がなく、長時間にわたって安定に動作
することである６ 薄膜トランジスタ特性の経時変化の原因としては、半導
体薄膜中あるいは半導体薄膜と絶縁体層との界面あるい
は絶縁体層中に生じた電子トラップによると考えられて
いる。この内、絶縁体層に生じた電子トラップは、他の
トラップに比べてその数が多く、薄膜トランジスタ特性
のゆっくりとした経時変化の主たる要因である。半導体
層中に形成されたチャンネル中を移動する電子が、ドレ
イン電極近傍の高電界により加速される高エネルギーを
得て、半導体層と絶縁体層との間の電位障壁を越えて絶
縁体層中に飛び込み、そこに捕獲される。その結果、実
効的なゲート電圧が変化し、ドレイン電流が変動する。
以上の点から安定なトランジスタ特性を有する素子を実
現するには半導体層との電位障壁が十分大きく、かつそ
の界面状態が良好な薄膜を絶縁体層として用いることが
望ましい。
現するには半導体層との電位障壁が十分大きく、かつそ
の界面状態が良好な薄膜を絶縁体層として用いることが
望ましい。
〔参考文献：応用物理誌（Ａｐｐｌｉｅｄ Ｐｈｙｓｉ
ｃｓ）２３巻、３２７頁−３３１頁（１９８０年）〕（
発明が解決しようとする問題点） 従来、上記薄膜トランジスタの絶縁体層には、電子ビー
ム蒸着法、あるいはグロー放電スパッタリング法で形成
した２０００ないし５０００人程度０膜厚を有するＡｌ
２Ｏ３，Ｔａ２Ｏ，等の薄膜が用いられていた。
ｃｓ）２３巻、３２７頁−３３１頁（１９８０年）〕（
発明が解決しようとする問題点） 従来、上記薄膜トランジスタの絶縁体層には、電子ビー
ム蒸着法、あるいはグロー放電スパッタリング法で形成
した２０００ないし５０００人程度０膜厚を有するＡｌ
２Ｏ３，Ｔａ２Ｏ，等の薄膜が用いられていた。
しかしこれらの材料のエネルギーギャップＥｇは、いず
れも５ｅＶ程度であり、特に、半導体層してＣｄＳｅを
用いる場合には、その界面状態は非常に良好ではあるが
、電位障壁は１．５ｅＶ程度と非常に小さく、わずかな
ドレイン電圧ＶＤの印加によりチャンネル中の電子が容
易に絶縁膜中に飛び込んでしまいドレイン電流■、の不
安定性の原因になっていた。一方１０ｅＶ以上の大きな
Ｅｇを有する材料として知られているＭｇＦ２． Ｃａ
Ｆ２． ＬｉＦ等の弗化物絶縁体はイオン結晶性が強い
ため直接ＣｄＳｅ層に接する構造にすると、その界面状
態は悪く、ファーストステートのトラップ準位が多く形
成されドレイン電流工。はｉ２０．やＴａ２Ｏ，を絶縁
体とした場合に比べて１／１０ないし１／１００に減少
する、本発明の目的は、従来の欠点を解消し長期にわた
り安定した特性を有する薄膜トランジスタを提供するこ
とである。
れも５ｅＶ程度であり、特に、半導体層してＣｄＳｅを
用いる場合には、その界面状態は非常に良好ではあるが
、電位障壁は１．５ｅＶ程度と非常に小さく、わずかな
ドレイン電圧ＶＤの印加によりチャンネル中の電子が容
易に絶縁膜中に飛び込んでしまいドレイン電流■、の不
安定性の原因になっていた。一方１０ｅＶ以上の大きな
Ｅｇを有する材料として知られているＭｇＦ２． Ｃａ
Ｆ２． ＬｉＦ等の弗化物絶縁体はイオン結晶性が強い
ため直接ＣｄＳｅ層に接する構造にすると、その界面状
態は悪く、ファーストステートのトラップ準位が多く形
成されドレイン電流工。はｉ２０．やＴａ２Ｏ，を絶縁
体とした場合に比べて１／１０ないし１／１００に減少
する、本発明の目的は、従来の欠点を解消し長期にわた
り安定した特性を有する薄膜トランジスタを提供するこ
とである。
（問題点を解決するための手段）
本発明の薄膜トランジスタは、ソースおよびドレイン電
極を具備した半導体層に密接するゲート絶縁体層を有し
、その絶縁体層を弗化物からなる第１の絶縁体層と、Ｔ
ａ２０５． Ａ＋！、０３あるいはこれらの複合酸化物
からなる第２の絶縁体層を重畳して構成し、前記半導体
層と第２の絶縁体層とが接触しているものである。
極を具備した半導体層に密接するゲート絶縁体層を有し
、その絶縁体層を弗化物からなる第１の絶縁体層と、Ｔ
ａ２０５． Ａ＋！、０３あるいはこれらの複合酸化物
からなる第２の絶縁体層を重畳して構成し、前記半導体
層と第２の絶縁体層とが接触しているものである。
また、第２の絶縁体層の厚さが１００人程人程上であり
第１の絶縁体層と第２の絶縁体層とが同期的に多数回重
畳され、さらに第１の絶縁体層としてＭｇＦ２． Ｃａ
Ｆ２． ＳｒＦ２． ＬｉＦを用いたものである。
第１の絶縁体層と第２の絶縁体層とが同期的に多数回重
畳され、さらに第１の絶縁体層としてＭｇＦ２． Ｃａ
Ｆ２． ＳｒＦ２． ＬｉＦを用いたものである。
（作 用）
上記のように、約２０００人の厚さのＭｇＦ２と約１０
０人の厚さの八ρ２０３とからなるゲート絶縁体層、約
５００人の厚さのＣｄＳｅからなる半導体層を用いて薄
膜トランジスタを構成した本発明では、そのエネルギー
バンド図は第１図のようになる。すなわち、室温でのエ
ネルギーギャップＥｇ ’＝ １ 、７ｅＶのＣｄＳｅ
と、Ｅｇ＝５ｅＶのＡＮ、０□との界面では、ＣｄＳｅ
の伝導帯がらみた第１の電位障壁は約１ 、６ｅＶであ
る。次にＡＮ、Ｏ。
０人の厚さの八ρ２０３とからなるゲート絶縁体層、約
５００人の厚さのＣｄＳｅからなる半導体層を用いて薄
膜トランジスタを構成した本発明では、そのエネルギー
バンド図は第１図のようになる。すなわち、室温でのエ
ネルギーギャップＥｇ ’＝ １ 、７ｅＶのＣｄＳｅ
と、Ｅｇ＝５ｅＶのＡＮ、０□との界面では、ＣｄＳｅ
の伝導帯がらみた第１の電位障壁は約１ 、６ｅＶであ
る。次にＡＮ、Ｏ。
とＥｇ ＝ １０ｅＶのＭｇＦ２との界面には第２の電
位障壁約２．５ｅＶが存在する。第１図（ａ）はゲート
電圧Ｖ。がｏｖの場合である。第１図（ｂ）に示すよう
にＶ（ｌ＝１０Ｖとしたときには、ＣｄＳｅとＡＮ、Ｏ
，との界面には電子で構成されたチャンネル領域が形成
され、ドレイン電圧Ｖｏの印加により、ソース・ドレイ
ン電極間にドレイン電極■。が流れる。ＡｌＩ２０．
、 Ｔａ２Ｏ，およびこれらの複合酸化物とＣｄ５ａと
の界面状態は非常に良好であり、界面準位などに代表さ
れるファーストステートのトラップ準位は極めて少ない
。ＣｄＳｅに直゛接弗化物絶縁体を接触させた従来例（
特開昭５９−１００５７２号など）に比べてＩｏの移動
度μはいずれも数十ないし数百倍改善される。
位障壁約２．５ｅＶが存在する。第１図（ａ）はゲート
電圧Ｖ。がｏｖの場合である。第１図（ｂ）に示すよう
にＶ（ｌ＝１０Ｖとしたときには、ＣｄＳｅとＡＮ、Ｏ
，との界面には電子で構成されたチャンネル領域が形成
され、ドレイン電圧Ｖｏの印加により、ソース・ドレイ
ン電極間にドレイン電極■。が流れる。ＡｌＩ２０．
、 Ｔａ２Ｏ，およびこれらの複合酸化物とＣｄ５ａと
の界面状態は非常に良好であり、界面準位などに代表さ
れるファーストステートのトラップ準位は極めて少ない
。ＣｄＳｅに直゛接弗化物絶縁体を接触させた従来例（
特開昭５９−１００５７２号など）に比べてＩｏの移動
度μはいずれも数十ないし数百倍改善される。
ドレイン近傍の高電界領域では、■。が空間電荷制限電
流となり、電子は容易に数ｅＶの高エネルギーを保持し
、第１の電位障壁約１ 、６ｅＶを飛び越えてＡｌＩ２
０３中に入り込み、そこに捕獲される確率が非常に高く
なる。この捕獲される電子の総量は、絶縁体層の厚さに
比例して多くなることは、ＭＯＳ−ＦＥＴの１／ｆ雑音
のゲート酸化膜厚依存性からも容易に理解できる。３０
００人程度０膜厚を有するＡｌ２Ｏ。
流となり、電子は容易に数ｅＶの高エネルギーを保持し
、第１の電位障壁約１ 、６ｅＶを飛び越えてＡｌＩ２
０３中に入り込み、そこに捕獲される確率が非常に高く
なる。この捕獲される電子の総量は、絶縁体層の厚さに
比例して多くなることは、ＭＯＳ−ＦＥＴの１／ｆ雑音
のゲート酸化膜厚依存性からも容易に理解できる。３０
００人程度０膜厚を有するＡｌ２Ｏ。
膜をゲート絶縁体層とする従来構造の薄膜トランジスタ
のエネルギーバンド図を第２図に示す。第１の電位障壁
約１ 、６ｅＶを越えてＡｇ２Ｏ３中に捕獲された電子
がＡｂｏ＊中全域中介域している。しかし本発明ではこ
の４６０１層の厚さが１００人程度と従来構造の１／２
０ないし１１５０の厚さであるため、Ａ６０．膜中に蓄
積される電子の量もわずかな量に制限される。またＡＮ
、０．中に捕獲された電子は低エネルギーになっている
うえ、第２の高い電位障壁のためＭｇＦ、中には入りに
くい。このため本発明によるゲート絶縁体は、ＣｄＳｅ
やＣｄＳとの界面状態も良好で、かつその膜中に捕獲す
る電子の量が従来例に比べて極めて微量になる。この結
果、工。の経時変化が大幅に改善される。
のエネルギーバンド図を第２図に示す。第１の電位障壁
約１ 、６ｅＶを越えてＡｇ２Ｏ３中に捕獲された電子
がＡｂｏ＊中全域中介域している。しかし本発明ではこ
の４６０１層の厚さが１００人程度と従来構造の１／２
０ないし１１５０の厚さであるため、Ａ６０．膜中に蓄
積される電子の量もわずかな量に制限される。またＡＮ
、０．中に捕獲された電子は低エネルギーになっている
うえ、第２の高い電位障壁のためＭｇＦ、中には入りに
くい。このため本発明によるゲート絶縁体は、ＣｄＳｅ
やＣｄＳとの界面状態も良好で、かつその膜中に捕獲す
る電子の量が従来例に比べて極めて微量になる。この結
果、工。の経時変化が大幅に改善される。
（実施例）
本発明の一実施例を第３図ないし第５図に基づいて説明
する。
する。
第３図は発明の薄膜トランジスタの要部構成断面図であ
る。同図おいて、ガラス等の絶縁基板１の上に１０００
λ程度の膜厚を有するｌからなるゲート電極２を真空蒸
着法やホトリソグラフィ技術等を用いて所定の形状に作
製したのち、ゲート電極２を含む絶縁基板１上に３００
０λ程度の膜厚を有するＭｇＦ２からなる弗化物絶縁体
を第１の絶縁体層３として電子ビーム蒸着法やスパッタ
リング法等により形成する。つづいて第１の絶縁体Ｍ３
上に１００人程度の膜厚を有するＡＮ２０．からなる第
２の絶縁体層４を電子ビーム蒸着法やスパッリング法に
より形成する。つづいて、第１の絶縁体層３上に１００
人程度の膜厚を有するＡＮ２０．からなる第２の絶縁体
Ｍ４を電子ビーム蒸着法やスパッタリング法により形成
する。第１の絶縁体層３としては、ＭｇＦ、以外にＳｒ
Ｆ、 、 ＣａＦ、 、 ＬｉＦなどの弗化物絶縁体が
、Ｅｇ＋ＪＩＯｅＶ程度と大きく、好ましい結果を示し
た。
る。同図おいて、ガラス等の絶縁基板１の上に１０００
λ程度の膜厚を有するｌからなるゲート電極２を真空蒸
着法やホトリソグラフィ技術等を用いて所定の形状に作
製したのち、ゲート電極２を含む絶縁基板１上に３００
０λ程度の膜厚を有するＭｇＦ２からなる弗化物絶縁体
を第１の絶縁体層３として電子ビーム蒸着法やスパッタ
リング法等により形成する。つづいて第１の絶縁体Ｍ３
上に１００人程度の膜厚を有するＡＮ２０．からなる第
２の絶縁体層４を電子ビーム蒸着法やスパッリング法に
より形成する。つづいて、第１の絶縁体層３上に１００
人程度の膜厚を有するＡＮ２０．からなる第２の絶縁体
Ｍ４を電子ビーム蒸着法やスパッタリング法により形成
する。第１の絶縁体層３としては、ＭｇＦ、以外にＳｒ
Ｆ、 、 ＣａＦ、 、 ＬｉＦなどの弗化物絶縁体が
、Ｅｇ＋ＪＩＯｅＶ程度と大きく、好ましい結果を示し
た。
第２の絶縁体層４としては、 １，０． 、 Ｔａ２０
５およびこれらの複合酸化物であるＡｌ−Ｔａ−０がＣ
ｄ５ａと良好な界面状態を形成し好ましい材料であった
。また第２の絶縁体層４の厚さは実験の結果１００人程
度以上あれば、Ｃｄ５ａとの界面状態は良好に保てるこ
とが明らかになった。第２の絶縁体層４中への電子の捕
獲総量を少なくするためには、第２の絶縁体層４はでき
るだけ薄いことが望ましく、１００人程度が最適値であ
る。次に第２の絶縁体層４上に周知のホトリソグラフィ
技術を用いて所定形状の半導体５として５００人程度の
膜厚を有するＣｄ５５層を真空蒸着法等により形成する
。半導体層としては、ＣｄＳｅ以外にＣｄＳおよびＣｄ
ＳとＣｄＳｅとの混合物を用いてもよい。つづいで、半
導体層５含む領域に２０００λ程度の膜厚を有するＡＮ
からなるソースおよびドレイン電極６．７を真空蒸着法
やホトリソグラフィ技術を用いて所定の形状に作製する
。こののち、非酸化性雰囲気中で３５０’Ｃの温度での
熱処理を約１時間施す。
５およびこれらの複合酸化物であるＡｌ−Ｔａ−０がＣ
ｄ５ａと良好な界面状態を形成し好ましい材料であった
。また第２の絶縁体層４の厚さは実験の結果１００人程
度以上あれば、Ｃｄ５ａとの界面状態は良好に保てるこ
とが明らかになった。第２の絶縁体層４中への電子の捕
獲総量を少なくするためには、第２の絶縁体層４はでき
るだけ薄いことが望ましく、１００人程度が最適値であ
る。次に第２の絶縁体層４上に周知のホトリソグラフィ
技術を用いて所定形状の半導体５として５００人程度の
膜厚を有するＣｄ５５層を真空蒸着法等により形成する
。半導体層としては、ＣｄＳｅ以外にＣｄＳおよびＣｄ
ＳとＣｄＳｅとの混合物を用いてもよい。つづいで、半
導体層５含む領域に２０００λ程度の膜厚を有するＡＮ
からなるソースおよびドレイン電極６．７を真空蒸着法
やホトリソグラフィ技術を用いて所定の形状に作製する
。こののち、非酸化性雰囲気中で３５０’Ｃの温度での
熱処理を約１時間施す。
第４図はゲート酸化物だけを違えた３つの試料について
、ドレイン電流工。の経時変化を測定したものである。
、ドレイン電流工。の経時変化を測定したものである。
同図において（１）はゲート酸化膜として３０００人の
厚さのＭｇＦ、膜を、（２）は２０００人の厚さのＡｌ
２Ｏ，膜を、（３）は本発明の３０００人の厚さのＭｇ
Ｆ、に１２０人の厚さのＡＮ２０３を形成した膜を用い
ている。
厚さのＭｇＦ、膜を、（２）は２０００人の厚さのＡｌ
２Ｏ，膜を、（３）は本発明の３０００人の厚さのＭｇ
Ｆ、に１２０人の厚さのＡＮ２０３を形成した膜を用い
ている。
（１）の場合にはＩ。は数ｍ５ｅｃないし数百ｍ５ｅｃ
の時間で急激に減少して、（２）および（３）の場合に
比較して数十分の−になる。これはＣｄＳｅとＭｇＦ２
との界面でのトラップ準位が非常に多いためである。
の時間で急激に減少して、（２）および（３）の場合に
比較して数十分の−になる。これはＣｄＳｅとＭｇＦ２
との界面でのトラップ準位が非常に多いためである。
（２）のＡｄ２０．の場合は時間の経過とともに１０は
暫時減少してゆく。これはＡ４！２０．中にあるスロー
ステトに捕獲される電子の量が時間とともに増加するた
めである。（３）の本発明の場合には、■。の経時変化
は他のどの場合よりも少なく、先に述へた効果が非常に
顕著に現われている。
暫時減少してゆく。これはＡ４！２０．中にあるスロー
ステトに捕獲される電子の量が時間とともに増加するた
めである。（３）の本発明の場合には、■。の経時変化
は他のどの場合よりも少なく、先に述へた効果が非常に
顕著に現われている。
第５図は、カーブトレーサで測定したトランジスタ薄膜
の静特性である。第５図（ａ）はＭｇＦ２とＣｄＳｅが
直接接触している第４図（１）に示した薄膜トランジス
タで、その静特性には大きなループが現われている。こ
の点からもＭｇＦ、とＣｄＳｅとの界面状態が良好でな
いことが明らかである。
の静特性である。第５図（ａ）はＭｇＦ２とＣｄＳｅが
直接接触している第４図（１）に示した薄膜トランジス
タで、その静特性には大きなループが現われている。こ
の点からもＭｇＦ、とＣｄＳｅとの界面状態が良好でな
いことが明らかである。
第５図（ｂ）は本発明による極めて薄いＡＮ２０．膜を
介してＭｇＦ、とＣｄＳｅとが接している第４図（３）
に示した薄膜トランジスタで、良好な静特性が得られて
いる。
介してＭｇＦ、とＣｄＳｅとが接している第４図（３）
に示した薄膜トランジスタで、良好な静特性が得られて
いる。
以上述へた実施例では、ＣｄＳｅとの界面状態は不良で
あるがＥｇの大きな第１の絶縁体層と、Ｅｇは小さいが
ＣｄＳｅとの界面状態で良好な第２の絶縁体層とを１回
だけ重畳する場合であったが、第１の絶縁層と、第２の
絶縁層とを多数回重畳し、本発明の効果をさらに強調す
ることも可能である。
あるがＥｇの大きな第１の絶縁体層と、Ｅｇは小さいが
ＣｄＳｅとの界面状態で良好な第２の絶縁体層とを１回
だけ重畳する場合であったが、第１の絶縁層と、第２の
絶縁層とを多数回重畳し、本発明の効果をさらに強調す
ることも可能である。
（発明の効果）
本発明によれば、グー１〜絶縁体層中に捕獲される電子
の量が極めて少なくなるため、薄膜トランジスタの電気
特性や長期安定性を大幅に改善することができ、各種表
示装置の駆動等に広く利用でき、実用上の効果は大であ
る。
の量が極めて少なくなるため、薄膜トランジスタの電気
特性や長期安定性を大幅に改善することができ、各種表
示装置の駆動等に広く利用でき、実用上の効果は大であ
る。
第１図は本発明の薄膜トランジスタのエネルギーバンド
を示す図、第２図は従来例の薄膜トランジスタのエネル
ギーバンドを示す図、第３図は本発明の薄膜トランジス
タの要部構成断面図、第４図は各種薄膜トランジスタの
工。の経時変化を示す図、第５図は同静特性を示す図あ
る。 ｌ・・・絶縁基板、２・・・ゲート電極、３ ・・・
第１絶縁体層、４ 用第２絶縁体層、５ ・・・半導体
層、６ ・・・ソース電極、７ ・・・ ドレイン電極
。 （１）・・・厚さ３０００人のＭｇＦ２膜をゲート酸化
膜としたドレイン電流の経時変化、（２）・・・厚さ２
０００人のＡρＺＯａ膜をグー１−１’！ｌ！ｌ化膜と
したドレイン電流の経時変化、（３）・・・本発明によ
るゲート酸化膜のドレイン電流の経時変化。 特許出願人 松下電器産業株式会社 第１図 （ａ） Ｖｃ ＝ＯＶ （ｂ） Ｖｃ ＝ １０■ 第２図 （ａ） ｖｃ ＝ｏｖ 第３図 ７０６．ドレイン電極 第４図 肋８１間（ｈｒｓ ）
を示す図、第２図は従来例の薄膜トランジスタのエネル
ギーバンドを示す図、第３図は本発明の薄膜トランジス
タの要部構成断面図、第４図は各種薄膜トランジスタの
工。の経時変化を示す図、第５図は同静特性を示す図あ
る。 ｌ・・・絶縁基板、２・・・ゲート電極、３ ・・・
第１絶縁体層、４ 用第２絶縁体層、５ ・・・半導体
層、６ ・・・ソース電極、７ ・・・ ドレイン電極
。 （１）・・・厚さ３０００人のＭｇＦ２膜をゲート酸化
膜としたドレイン電流の経時変化、（２）・・・厚さ２
０００人のＡρＺＯａ膜をグー１−１’！ｌ！ｌ化膜と
したドレイン電流の経時変化、（３）・・・本発明によ
るゲート酸化膜のドレイン電流の経時変化。 特許出願人 松下電器産業株式会社 第１図 （ａ） Ｖｃ ＝ＯＶ （ｂ） Ｖｃ ＝ １０■ 第２図 （ａ） ｖｃ ＝ｏｖ 第３図 ７０６．ドレイン電極 第４図 肋８１間（ｈｒｓ ）
Claims (4)
- （１）ソースおよびドレイン電極を具備した半導体層に
密接するゲート絶縁体層を有し、該絶縁体層を弗化物か
らなる第１の絶縁体層と、Ｔａ＿２Ｏ＿５、Ａｌ＿２Ｏ
＿３あるいは、これらの複合酸化物からなる第２の絶縁
体層を重畳して構成し、前記半導体層と第２の絶縁体層
とが接触していることを特徴とする薄膜トランジスタ。 - （２）第２の絶縁体層の厚さが、１００Å程度以上であ
ることを特徴とする特許請求の範囲第（１）項記載の薄
膜トランジスタ。 - （３）第１の絶縁体層と第２の絶縁体層とは同期的に多
数回重畳されていることを特徴とする特許請求の範囲第
（１）項記載の薄膜トランジスタ。 - （４）第１の絶縁体層として、ＭｇＦ＿２、ＣａＦ＿２
、ＳｒＦ＿２、またはＬｉＦを用いたことを特徴とする
特許請求の範囲第（１）項または第（３）項記載の薄膜
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60220182A JPS6281060A (ja) | 1985-10-04 | 1985-10-04 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60220182A JPS6281060A (ja) | 1985-10-04 | 1985-10-04 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6281060A true JPS6281060A (ja) | 1987-04-14 |
Family
ID=16747166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60220182A Pending JPS6281060A (ja) | 1985-10-04 | 1985-10-04 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6281060A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0193172A (ja) * | 1987-10-05 | 1989-04-12 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
| JP2003078135A (ja) * | 2001-09-05 | 2003-03-14 | Nikko Materials Co Ltd | 半導体装置用ゲート絶縁膜及び同絶縁膜の製造方法 |
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1985
- 1985-10-04 JP JP60220182A patent/JPS6281060A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0193172A (ja) * | 1987-10-05 | 1989-04-12 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
| JP2003078135A (ja) * | 2001-09-05 | 2003-03-14 | Nikko Materials Co Ltd | 半導体装置用ゲート絶縁膜及び同絶縁膜の製造方法 |
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