JPS6281182A - 非線形光電変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、光信号を電気信号に変換するＣＯＤ等の蓄積
型光電変換素子において、入力光信号に対する出力電気
信号のガンマ特性をγく１に設定し得る非線形光電変換
装置に関するものである。

［従来の技術］ ＣＯＤ等から成る固体撮像素子は半導体を用いていると
ころから、小型軽量・低消費電力・高信頼性などの長所
があると共に、モザイク状に精密に配置された画素で発
生した信号を順次に読み出してゆくので図形歪みが非常
に小さいこと等により、近年広範囲に使用されるように
なってきた。

しかし、多くの装置はガンマ特性がγ＝ｉであり、入力
画像と出力画像の階調がほぼ等しくりニアリティが良い
反面、銀塩フィルムに比してダイナミックレンジが狭く
、自然界の画像や記録された画像を高輝度から低輝度ま
で高精明度に再現できるような映像信号を得ることが困
難であり、暗い部分が黒くつぶれたり、明るい部分が飽
和したりすることが起り易いという欠点を有している。

また、表示デバイスが表現できるダイナミックレンジは
通常は狭いため、信号処理の負担軽減かい、輝度レベル
を圧縮した信号に変換して処理を行う必要があるが、Ｃ
ＯＤ等においてこのような後段でのγ変換等の処理を行
っても、ＣＣＤ等から得られる画像信号が持つ輝度情報
のダイナミックレンジが狭いため、有効な効果を得るこ
とができず、撮像素子後段でのγ変換による画像信号の
圧縮では、実質的にはあまり広いダイナミックレンジの
光学像を扱えないという欠点を有している。

［発明の目的］ 本発明の目的は、蓄積型光電変換素子の排出ゲートのポ
テンシャルを積分期間中の時間の関数とすることにより
、ダイナミックレンジの広い光学画像信号をＳ／Ｎ比良
く電気信号に、γく１で圧縮することが可能な非線形光
電変換装置を提供することにある。

［発明の概要］ 上述の目的を達成するための本発明の要旨は、光信号を
電荷信号に変換する感光部・該感光部で発生する電荷を
蓄積する蓄積部・該蓄積部の蓄積電荷の一部又は全部を
ドレインに排出するための排出ゲート・前記蓄積部で積
分された電荷を転送部に移送するためのシフトゲート・
該シフトゲートを介して移送されてきた電荷を転送する
転送部・該転送部を経て転送されてくる電荷を検出し電
圧信号に変換する検出部から構成された蓄積型光電変換
素子と、基準クロックパルスを計数して時゛　　量情報
を発生するカウント手段と、該カウント手段の出力から
前記シフトゲートに与えるシフトパルス−前記転送部に
与える駆動パルス・前記検出部に与えるリセットパルス
を発生する駆動パルス発生回路と、前記蓄積部における
電荷の積分期間中に積分終了までの積分残存時間ｔに関
連して前記排出ゲートの電位を変化させることにより、
前記蓄積部の電荷蓄積容量を制御する電荷蓄積制御手段
とを有することを特徴とする非線形光電変換装置である
。

［発明の実施例］ 本発明を図示の実施例に基づいて詳細に説明する。

第１図は全体の構成図であり、基準クロックパルスφを
発生するクロック発生回路ｌにカウンタ２が接続され、
カウンタ２には駆動パルス発生回路３及び蓄積制御信号
発生回路４が並列的に接続されている。そして、駆動パ
ルス発生回路３の出力はバッファ５を介して、蓄積制御
信号発生回路４の出力はバッファ６を介してそれぞれ並
列的に蓄積型光電変換素子７に接続されている。

カウンタ２はクロック発生回路１が発生する基準クロッ
クパルスφから時間情報を得るためにパルスφを分周し
、計数に応じた信号ｎを駆動パルス発生回路３及び蓄積
制御信号発生回路４に出力している。駆動パルス発生回
路３は光電変換素子７を駆動するための電荷転送に関わ
る駆動パルスφ皿　・φ２・電荷移送に関わるシフトパ
ルスＳＲ・電荷検出に関わるリセットパルス小Ｒをバッ
ファ５を介して光電変換素子７に信号ｎに対応して印加
するようになっている。蓄積制御信号発生回路４は信号
ｎを入力し、この信号ｎに対応して光電変換素子７の排
出ゲートを制御するための蓄積制御電圧Ｚを出力する。

蓄積制御電圧Ｚを入力したバッファ６はその蓄積制御電
圧Ｚをバッファリングして蓄積制御信号ＩＣとし、光電
変換素子７に出力することにより、光電変換素子７の排
出ゲートのポテンシャルを制御するようになっている。

このようにして、排出ゲートのポテンシャルが制御され
ることにより、光電変換素子７の蓄積部の蓄積可能な最
大電荷量を決定する電荷容量が制御されることになる。

第２図は蓄積型光電変換素子７の構成図であり、入力さ
れた光信号を電荷信号に変換する感光部８が並列的に４
個設置され、それらの感光部８で発生した電荷を一時的
に蓄えるための蓄積部９がそれぞれの感光部８に接続さ
れている。なお、第２図には感光部８、蓄積部９が４個
から成る４画素の光電変換素子７を例示したが、この画
素数は目的に応じて適宜に選択すればよい、これらの蓄
積部９はシフトゲート１０を介して転送部１１に接続さ
れ、転送部１１の出力は検出部１２に接続されている。

更に、それぞれの蓄積部９は排出ゲー）１３を介してド
レイン０ＦＩＩに接続されている。

感光部８に照射された光によって発生した電荷は、蓄積
部９のポテンシャルの井戸に蓄積される。このポテンシ
ャルの井戸の壁の高さに相当する排出ゲート１３には、
バッファ６を介して蓄積制御信号発生回路４から蓄積制
御信号ＩＧが入力されるようになっており、この制御信
号ＩＣを制御することにより排出ゲート１３のポテンシ
ャルの高さを可変とし、蓄積部９に蓄積可能な最大の電
荷量を制御する。排出ゲート１３のポテンシャルの壁の
高さを越える量の電荷は、蓄積部９に蓄積されずに排出
ゲート１３を越えて、Ｖｄｄの電圧を有するドレインＯ
ＦＤに排出されるようになっている。そして、バッファ
５を介して駆動パルス発生回路３からシフトゲート１０
に入力されるシフトパルスＳＨにより、蓄積部９に蓄積
された電荷はシフトゲート１０を介して転送部ｌ！にパ
ラレルに移送される。また、バッファ５を介して駆動パ
ルス発生回路３から転送部１１に入力される２相の電荷
転送パルスφ１、φ２により、電荷信号ｑは電荷検出部
１２に時系列的に転送され、更にバッファ５を介して駆
動パルス発生回路３から電荷検出部１２に入力されるリ
セットパルスφＲにより、電荷信号ｑは電圧信号Ｖに変
換されるようになっている。

第３図は蓄積制御信号発生回路４の構成図であり、この
回路４はカウンタ２で発生される計数ｎをそれぞれ入力
する積分残存時間発生回路１４及びサンプルクロック発
生回路１５が入力端とされている。ａ分残存時間発生回
路１４の出力は、順次に配列された半導体メモリ１６及
びＤレジスタ１７から成る関数発生回路１８と、Ｄ／Ａ
変換器１９とから成る関数電圧発生回路２０に接続され
、この発生回路２０の出力は順次にサンプルホールド回
路２１、加算回路２２に接続され、加算回路２２は蓄積
制御信号発生回路４の出力端となっている。また、サン
プルクロック発生回路１５の出力は、Ｄレジスタ１７及
びサンプルホールド回路２１に接続されている。

積分残存時間発生回路１４はカウンタ２で発生された計
数ｎを入力し、光電変換素子７の電荷積分の積分残存時
間ｔを発生する。ＲＡＭ、ＲＯＭ、ＥＦＲＯＭ等から成
る半導体メモリ１６には、アドレスがｔの時のデータの
内容Ｙ　＝　ｆ（ｔ）が入力されている。ここで、　　
ｔ、　ｆ（ｔ）は共にバイナリ形式で表現された数であ
る。そして、半導体メモリ１６の７ドレス入力端子に積
分残存時間ｔが入力され、データ端子からバイナリ信号
が出力され、Ｄレジスタ１７にはサンプルクロック発生
回路１５から入力されるサンプルクロックパルスφＳの
立上りに同期して、積分残存時間ｔにおけるバイナリ信
号が書き込まれる。

このようにして、関数発生回路１８は積分残存時間ｔか
ら、排出ゲート１３の相対電圧を関数ｆで制御するため
のバイナリ信号ｆ（ｔ）を発生するようになっている。

そして、バイナリ信号ｒ（ｔ）がＤ／Ａ変換器１９によ
りデジタル量ｙからアナログ量の関数電圧Ｚｆに変換さ
れることにより、関数電圧発生回路２０は積分残存時１
１７ｆ　ｔに対応して、排出ゲート１３に印加する電圧
の相対的大きさである関数電圧Ｚｆを発生することにな
る。この関数電圧２１はサンプルホールド回路２１に入
力され、サンプルホールド回路２１はサンプルクロック
発生回路１５からのサンプルクロックパルスφＳを入力
ｑ、このクロックパルスφＳがローレベルの時には関数
電圧Ｚｆをサンプルし、クロックパルスφＳがハイレベ
ルのときにはサンプルした信号電圧を保持し、サンプル
ホールドした関数電圧Ｚｓを加算回路２２に印加するよ
うになっている。加算回路２２では関数電圧Ｚｓと外部
から入力する適当なバイアス電圧ｚＯとを加算し、バッ
ファ６に電圧Ｚを出力することになる。

このように、蓄積制御信号発生回路４はカウンタ２で発
生されるクロックパルスφの計数値ｎから積分残存時間
ｔを発生し、この時間ｔに対してｙ　＝　ｆ（ｔ）なる
関数変換を行い、ｙをＤ／Ａ変換してアナログ信号であ
る関数電圧Ｚｆに変え、外部からバイアス電圧ｚＯを加
えてバッファ６に電圧Ｚを出力する。そして、バッファ
６から蓄積制御信号ＩＣを排出ゲー）１３に印加して、
余分な電荷を蓄積部９からドレインＯＦＤに排出するこ
とにより、非線形な電荷蓄積が行われるようになってい
る。

第４図は関数電圧発生回路２０の他の実施例の発生回路
２０’を示している。先の関数電圧発生回路２０と同様
に、積分残存時間ｔから排出ゲート１３に印加する電圧
ＩＣを発生する際に必要となる関数電圧Ｚｆ＝　ｆ（ｔ
）を発生する回路であるが、この関数電圧発生回路２０
°は関数電圧Ｚｆを７段階の電圧レベルに変換するよう
にしたものである。

積分残存時間先は簡単のために６ビツト以下の場合を示
してあり、ｔは０≦ｔく６３を満足し。

となる、ここで、ｔＯ〜ｔ５は積分残存時間ｔの各ビッ
トの信号で「１」か「０」であり、２″には２のに乗を
表している。

ｔｌ−ｔ４までは、それぞれオアゲー）２３ｂ〜２３ｅ
に入力されており、オアゲー）２３ｂ〜２３ｅの出力は
それぞれ順次にインバータ２４ｂ〜２４ｅ、アンドゲー
ト２５ｂ〜２５ｅ、アナログゲート２６ｂ〜２６ｅ、抵
抗Ｔ２〜ｔ５に接続されている。ｔｏはオアゲー）２３
ａ及びアンドゲート２５ｂに入力されており、オアゲー
ト２３ａの出力は順次にインバータ２４ａ、アナログゲ
ート２６ａ、抵抗ｒｌに接続されている。　ｔ５はオア
ゲート２３ｅ、インバータ２４ｆ、アナログゲート２６
ｇに入力されており、インバータ２４ｆの出力は順次に
アントゲ−）２５ｆ、アナログゲート２６ｆ、抵抗ｒ６
に接続され、アナログゲート２８ｇの出力は抵抗ｒ７に
接続されている。更に、ｔｌはアントゲ−）２５ｃに、
ｔ２はアンドゲート２５ｄに、　ｔ３はアンドゲート２
５ｅに、　ｔ４はアントゲ−）２５ｆにそれぞれ入力さ
れており、オアゲート２３ｅの出力はオアゲート２３ｄ
に、オアゲー）２３ｄの出力はオアゲート２３ｃに、オ
アゲー）２３ｃの出力はオアゲー）２３ｂに、オアゲー
ト２３ｂの出力はオアゲート２３ａに接続されている。

また、アナログゲート２６ａ〜２６ｇの出力はオペアン
プ２７の入力端に接続されており、これらのアナログゲ
ート２６が接続されているオペアンプ２７の入力端には
、抵抗Ｒｏを介して−Ｖｌの定電圧源が接続されている
。オペアンプ２７の他の入力端は抵抗Ｒａを介して接地
されており、オペアンプ２７の出力端には抵抗ｒ１〜「
７の端部が接続されている。ここで抵抗ｒ１〜「６とし
ては、ｒｋ＝ｒｌ／ｋ　（ｋ＝　１〜６）を満足するも
のが配置されている。

アナログゲート２６ａ〜２６ｇに入力するスイッチ信号
５ＷＩ−ＳＷ７について説明すると、アナログゲート２
６ｇに入力するスイッチ信号ＳＷ？としてはｔ５が入力
するのみであるから、ＳＷ？＝ｔ５となる。アナログ信
号）２６ｆについては、ｔ４とインバータ２４ｆを介し
たｔ５とが、アンドゲート２５ｆを介して入力するよう
になっているのでＳ誓６＝ｔ５京−ｔ４となる。ただし
、ｔ５”はｔ５の否定値を表すものとする。アナログゲ
ート２６ｅに入力するスイッチ信号Ｓ％ｌ１５としては
、ｔ３とオアゲート２３ｅ、インバータ２４ｅを介した
ｔ５及びｔ４との否定入力がアンドゲート２５ｅを介し
て入力するようになっているので、ｓＷｓ　＝　（ｔ５
＋ｔ４）　”φｔ３＝　ｔ５京・ｔ４車−ｔＯとなる。

スイッチ信号Ｓ誓４〜ＳＷ２も同様にして求められ、ス
イッチ信号ＳＷＩについては、ｔｏはオアゲー）　２３
　ａ、　インバータ２４ａを介して入力するようになっ
ているので、ＳＷＩ　＝　ｔ５”　−ｔ４’　−ｔＯ”
　−ｔ２”　−ｔｌ”　−ｔｏ”となる、そして、１＝
０のときは、 ニヨリ、　ｔＯ〜ｔ５＝　Ｏトナル（７）テ、　ＳＷＩ
　＝ｔ５京・ｔ４”　　・ｔ３富　・ｔ２京　・１１京
　・ｔｏ”　＝　１となり、スイッチ信号ＳＷ２〜ＳＷ
７はＯとなる。

また、１＝１のときは、 ｔ　＝　Σｔｋ拳　２−ｋ により、ｔｏ＝１、ｔ１〜ｔＳ＝ＯとなるのでＳＷ２　
＝　１となり、その他のスイッチ信号Ｓ引±０となる。

ｔ＝２のときは、ｔ１＝１、ｔｏ＝ｏ、ｔ２〜ｔ５＝０
となるから５Ｉｌ１３　＝　１となり、その他のスイッ
チ信号ＳＷはＯとなる。ｔ＃３のときは、ｔ１＝１、ｔ
ｏ＝　１　。

ｔ２〜ｔ５＝０となるからＳＷ３　＝　１となり、その
他のスイッチ信号ＳＷは０となり、その他の場合も同様
にして求められる０以上のスイッチ信号ＳＷＩ〜ＳＷ７
の論理式及びｔの値を示すと次のようになる。

ＳＷ？＝ｔ５　　　（ｔ　≧３２） ＳＷ８＝ｔ５車　・　ｔ４　　　（ｔ＝ｔｓ〜３１）Ｓ
リ　５＝　（ｔ（５）◆　ｔ（４））車　・ｔ３＝ｔ５
軍　・　ｔ４”　　畳　ｔＯ（ｋ＝８〜１５）Ｓ１１１
４　　＝　（ｔ（５）＋　　ｔ（ａ）＋ｔ（３））”　
　−ｔ２＝ｔ５車　・　ｔ４京　・　ｔ３京　・　ｔ２
（ｔ＝４〜７）Ｓ冒３　　＝　（ｔ５＋　ｔ４＋　ｔ３
φ　ｔ２）富　・ｔ１＝ｔ５車　・　ｔ４宜　・　ｔ３
車　・　ｔ２京　・　ｔｌ（ｔ＝２．３） ＳＷ２　　子　（ｔ５＋　ｔ４令　ｔ３÷　ｔ２◆　ｔ
ｌ）京　・　ｔＯ＝ｔ５家　・　ｔ４”　　・　ｔ３富
　・　ｔ２”　　＠　ｔｌ本　・　１０（ｔ　＝　１） ＳＷＩ　　＝　（ｔ５＋　　ｔａ＋　　ｔ３◆　ｔ２＋
　ｔｌ◆　ｔｏ）車＝ｔ５軍　−ｔ４車　・　ｔ３車　
・　ｔ２車　・　ｔｌ本　・　ｔｏｌ（１＝　０） このように、ｔＯ〜ｔ５は「１」かｒＯＪをとるから、
これをスイッチ信号５Ｉｌ１１〜ＳＷ７の論理式に代入
すると、ＳＷＩ〜ＳＷ？はｔの値に応じて交互に「１」
となり、スイッチ信号Ｓν１〜ＳＷ？のうち常にどれか
１つが「１」で他は「０」となる、いま、スイッチ信号
ＳＷｋが「１」であるとすると抵抗ｒｋが選択されるこ
とになり、オペアンプ２７の増幅率は−ｒｋ／Ｒｏとな
る。従って、関数電圧発生回路２０’からはＺｒ＝　（
ｒｋ／Ｒｏ）　Ｖｌなる関数電圧が出力されることにな
る。

第５図はカウンタ２の出力である計数ｎから、積分残存
時間を及びサンプルクロックパルスφＳを発生するため
の積分残存時間発生回路１４とサンプルクロック発生回
路１５の構成図である。ここて、ｍを計数ｎのビット数
とすると、計数ｎは、 と表すことができ、ｔは前述のように、ら と表すことができる。

積分残存時間発生回路１４には、計数ｎ４〜ｎ（ｍ−１
）が入力されているが、ｎｌＯ〜ｎ（ｍ−１）はオアゲ
ート２８に入力されており、オアゲート２８はｎｌｏ〜
ｎ（層−１）の各ビットの論理和を演算し、Ｘｏマ＝ｎ
ｌＯ＋ｎｌｌ　＋　＊　拳争＋ｎ（ｍ−１）を出力する
。計数ｎ４〜ｎ９はそれぞれオアゲー）２９ａ〜２９ｆ
に入力されており、これらのオアゲート２９ａ〜２９ｆ
にはそれぞれＸｏマも入力されるようになっているので
、それぞれｎｋ（ｋ＝４〜９）とＸｏマとの論理和が演
算されｔＯ〜ｔ５が出力される。

このとき、オアゲート２８の出力Ｘｏマが１となった場
合には、オアゲート２９ａ〜２９ｆの出力は全て１とな
り、ｔＯ〜ｔ５も全てｌとなる。従って、ｎｋ２−１０
のときには、ｎ１０以上の項の何れかは必ず１となるの
で、ｔＯ〜ｔ５はｌとなり、ｔ＝１＋２＋２２＋・・・
＋２５となるからｔ＝２６−１となる。ｎ＜２”１０の
ときには、ｎの式においてｎ１０以上の項はＯとなって
いるから。

１（０）〜ｎ９までがＯか１の何れかをとり、ｔｏ−ｔ
５はｎ４〜ｎ８までの値と等しくなり、ｎ４−１ならば
１０＝１、ｎ５＝１ならばｔｌ＝　１等のようになるか
ら、ｔｋ＝　ｎ（ｋ＋４）　（ｋ　＝　０〜５　）とな
り、となる、従って、 となり、ｔは整数値をとるから、ｔ　＝　［ｎ／１８１
　となる、ただし、［］はガウス記号である。

一方、サンプルクロック発生回路１５においては、電源
電圧Ｖｃｃが入力するようになっているマルチバイブレ
ーク３０のトリガ入力端子に計数１３が入力され、ｎ３
の立上りでトリガがかかつて出力端Ｑから適当な幅のパ
ルスが出力されることになる。このとき、ｎ３は繰り返
して立上るので、出力されるサンプルクロックパルスφ
Ｓも連続したパルスとなる。

第６図は積分残存時間発生回路１４とサンプルクロック
発生回路１５とが、第５図に示す構造を有する場合の各
信号のタイミングチャート図である。関数電圧発生回路
として第３図に示した回路２０を用いた場合のタイミン
グチャート図を第６図（ａ）に、第４図に示した回路２
０′を用いた場合のタイミングチャート図を（ｂ）に示
している。

第６図（ａ）において、カウンタ２の計数出力ｎ３を入
力したサンプルクロック発生回路１５は、ｎ３に対応し
たクロックパルスφＳを出力し、カウンタ２の計数出力
ｎ４を入力した積分残存時間発生回路１４はｔｏ＝ｎ４
のパルス信号に対応した積分残存時間ｔを出力する。積
分残存時間ｔを入力した関数発生回路１８は、サンプル
クロックパルスφＳに同期してＤレジスタ１７から関数
ｙを発生するので、ｙはｔより遅れて出力される。そし
て、このｙはＤ／Ａ変換器１９により関数電圧Ｚｔとな
って出力され、サンプルホールド回路２１においてサン
プルクロックパルスφＳと同期してＺｓとなって出力さ
れる。このように関数電圧発生回路２０を用いた場合に
は、Ｚｓはｔについて１単位時間遅れて出力されるので
、関数発生回路１８の半導体メモリ１６には、ｌアドレ
スずらしてデータを書き込むようにするとよい。

第６図（ｂ）の場合には、関数電圧発生回路２０゛によ
りｔから関数電圧Ｚｆが直接出力されるので、ｔに対応
して関数電圧ＺＦが出力され、Ｚｓはサンプルクロック
パルスφＳに同期して出力され、関数電圧Ｚｒと僅かに
ずれてＺｓが出力されるようになっている。

以上のようなタイミングで出力されたＺｇから得られた
排出ゲート１３に印加する蓄積制御信号ＩＧの実施例を
示したものが第７図〜第９図であり、第７図は連続的な
対数蓄積特性を与える蓄積制御信号ＩＧを、第８図、第
９図は折れ線近似の対数変換特性を与える蓄積制御信号
ＩＧを示している。蓄積サイクルＴの１サイクル中に１
対のシフトパルスＳＨが発生する区間内の蓄積制御信号
ＩＣは、第３図に示した関数電圧発生回路２０を使用す
れば、半導体メモリ１６のデータの設定により各種制御
間数を発生させることができる。第７図に示す蓄積制御
信号ＩＣは半導体メモリ１６のアドレスＸに対し、次式
のようなデータを設定したものである。

ｆ（ｘ）＝　ａ　Ｈｌｏｇ　ｘ＋βｌ　（ｌ≦Ｘ≦ｘｍ
ａｘ）＝ｆＯ（ｘ＝Ｏ，ｘｍａｘ　＜ｘ） 従って、成る明るさの光信号が感光部８に入射し、感光
部８で一点鎖線で示した傾きａで増加するような電荷、
即ち単位時間当りの発生電荷量がａであるような電荷が
発生し蓄積部９へ流れ込むと、傾きａの直線と蓄積制御
信号ＩＧの曲線の接点であるＰ点より左側の積分残存時
間ｔがｔｉより長い時には、電荷の発生の速度が排出ゲ
ート１３のポテンシャルの増加を上廻るので、上廻った
分だけドレインＯＦＤへ流れ出し、蓄積部９は常に電荷
で満たされている。Ｐ点を過ぎて積分残存時間ｔがｔｉ
より小さくなると、電荷の発生速度ａより排出ゲート１
３のポテンシャルの増加速度が速くなり、感光部８で発
生した電荷は蓄積部９からあふれださずに傾きａをもっ
て蓄積されることになる。そして、１＝０のときに発生
するシフトパルスＳＨにより読み出される電荷量はｇ（
ａ）に相当する量となり、ｇ（ａ）はｇ（ａ）＝　ａｚ
　ｌａｇ　ａ＋β２となる。

第８図は第７図に示した蓄積制御信号！Ｇよりも蓄積制
御信号！Ｇのとれる電圧レベルが少ない場合であり、ｆ
Ｏ−ｆ３２は各積分残存時間ｔに対応した蓄積制御信号
ＩＧの電圧である。この場合は蓄積制御信号ＩＧがステ
ップ状になるため、読み出される電荷量ｇ（ａ）はａの
対数圧縮の折線近似となる。なお、第８図に示した蓄積
制御信号■Ｇは関数電圧発生回路２０によって造れるこ
とは云うまでもないが、関数電圧発生回路２０′によっ
ても容易に造ることができる。

第９図は第８図に示したＭ積制御信号ＩＧの変形例であ
り、ｔ＝１．２．４．８．１６．３２のときのみ、蓄積
制御信号ＩＧの電圧はｆｌ、ｆ２、ｆ４、ｆ８．　Ｈｅ
　、　ｆ３２とし、その他の時は「０の電圧にしている
。この場合の単位時間に発生する電荷量ａに対する出力
電圧ｇ（ａ）の変換特性も第８図と同様になり、この場
合の蓄積制御信号ＩＯも関数電圧発生回路２０’　で容
易に造ることができる。

第１θ図は蓄積制御信号ＩＣに対する蓄積部９に電荷が
蓄積される様子を示したものであり、（ａ）は従来装置
における蓄積制御信号ＩＧに対し、（ｂ）は第９図に示
した蓄積制御信号ｒＧに対するものである。（ａ）にお
いては、１回の積分サイクルＴ中に１回のパルスが出力
されるようになっており、単位時間に発生する電荷量ａ
ｉに対し出力ＶはＶ＝ｖｉとなり、ａとＶは飽和しない
限り線形の関係になっている。ａＯは光が感光部８に入
力しない場合、ａｌは成る一定の光が感光部８に入力し
た場合、ａ２はａｌの２倍の光が、ａ４はａｌの４倍の
光が。

ａ８はａｌの８倍の光が、ａｌｅはａｌの１６倍の光が
それぞれ感光部８に入力した場合の積分の様子を示す積
分線であり、（ａ）の場合にはａ４で飽和レベルＳＬに
到達してしまうことが判る。

一方、（ｂ）の場合には１回の積分サイクルＴ中に６段
階のレベルのパルスが出力される。ａｉの傾きは（ａ）
と同様の傾きを有するので、２回目以降のパルスなしで
１＝０になると傾きａ４に対応する光が透光部に入力さ
れた場合に飽和レベルＳＬに達するが、２回目のパルス
により飽和レベルＳＬに達する傾きがａ８になる可能性
が生じ、順次にパルスが発生する毎に飽和レベルＳＬに
達する傾きがずれてゆき、６回目のパルス発生で１＝０
のときａＯ２に対しても蓄積部９は飽和せずにＶ　＝　
ｇ３２となる。

このような、第１０図（ｂ）に示されたａｉとｇｉの特
性、即ち入力光信号を表す単位時間当りの発生電荷量ａ
と電圧出力信号ｖ　＝　ｇ（ａ）の変換特性を示したも
のが第１１図であり、ｖ　＝　ｇ（ａ）は対数特性の折
れ線近似となっている。第１１図に示した破線ｊａは第
１０図（ａ）の場合のａｉとｇｉとの特性を示したもの
であり、これに比して約１０倍のダイナミックレンジを
持つ入力信号を対数圧縮することができることが判る。

なお、第８図に示した蓄積制御信号ＩＧについて実施し
てもほぼ同様であり、第７図に示した蓄積制御信号ＩＧ
についても折れ線近似ではなくなり連続的になるが、同
様に広い範囲のダイナミックレンジを有する入力光信号
を対数圧縮することができることは勿論である。

第１２図は蓄積制御信号ＩＣの他の実施例を示したもの
であり、γ＝、０．５の変換特性の場合を図示しである
。第１２図（ａ）は半導体メモリ１６のアドレスＸに対
しデータをｆ（ｘ）＝α３　／　Ｘ＋β３とした場合の
蓄積制御信号！Ｇを図示したものであり、（ｂ）は蓄積
制御信号ＩＣを（ａ）に示したものとした場合の単位時
間当りに発生する電荷量ａと出力ｖ　＝　ｇ（ａ）の変
換特性を図示したものである。この場合には、ｇ（ａ）
＝α４・ａ鴫＋β４となり、第１１図の場合と同様に広
いダイナミックレンジを得ることができる。

［発明の効果］ 以上説明したように本発明に係る非線形光電変換装置は
、蓄積型光電変換素子の蓄積部に蓄積可能な電荷量を制
限し、制限値以上の電荷はドレインに排出するようにし
た排出ゲートと、最大蓄積電荷量を制限する排出ゲート
のポテンシャルの高さを積分残存時間ｔの関数として制
御する電荷蓄積制御手段とを設けた極めて簡単な回路構
成により、蓄積型光電変換素子の入出力特性をγくｌと
設定することができ、広いダイナミックレンジの入力光
信号を圧縮して、Ｓ／Ｎ比を良好に電圧信号に変換する
ことを可能とし、これを撮像装置として用いれば、自然
界等のダイナミックレンジの広い光学画像信号を飽和す
ることなく入力することが可能となる。

【図面の簡単な説明】

図面は本発明に係る非線形光電変換装置の実施例を示す
ものであり、第１図は全体の構成図、第２図は蓄積型光
電変換素子の構成図、第３図は間数電圧発生回路の第１
の実施例を含む蓄積制御信号発生回路の構成図、第４図
は関数電圧発生回路の第２の実施例の構成図、第５図は
積分残存時間発生回路及びサンプルクロック発生回路の
構成図、第６図（ａ）は関数電圧発生回路の第１の実施
例を用いた場合のタイミングチャート図、（ｂ）は間数
電圧発生回路の第２の実施例を用いた場合のタイミング
チャート図、第７図は対数変換特性を与える電荷蓄積制
御信号の説明図、第８図は折れ線近似の対数変換特性を
与えるステップ状の電荷蓄積制御信号の説明図、第９図
は折れ線近似の対数変換特性を与えるパルス状の電荷蓄
積制御信号の説明図、第１０図（ａ）は従来装置におい
て電荷蓄積制御信号が１回だけ発生する場合の電荷積分
の説明図、（ｂ）は本発明に係る実施例の６段階レベル
の電荷蓄積制御信号が発生する場合の電荷積分の説明図
、第１１図は発生電荷量と出力電圧との変換特性の説明
図、第１２図（ａ）は電荷蓄積制御信号の他の実施例の
説明図、（ｂ）はその電荷蓄積制御信号を用いた場合の
発生電荷量と出力電圧との変換特性の説明図である。 符号１はクロック発生回路、２はカウンタ、３は駆動パ
ルス発生回路、４は蓄積制御信号発生回路、７は蓄積型
光電変換素子、８は感光部、９は蓄積部、１０はシフト
ゲート、１１は転送部、１２は検出部、１３は排出ゲー
）、１４は積分残存時間発生回路、１５はサンプルクロ
ック発生回路、１６は半導体メモリ、１７はレジスタ、
１８は関数発生回路、１９はＤ／Ａ変換器、２０．２０
’は関数電圧発生回路、２１はサンプルホールド回路、
２２は加算回路である。 第４図 第５図 第６図　（。。 第６図 （ｂ） 第７図 ｔ＝。 第８図 ■ 第９図 第１０図 （Ｃ１） Ｑ○ （ｂ） 纂１１図 ■

Claims (1)

1. 【特許請求の範囲】 １、光信号を電荷信号に変換する感光部・該感光部で発
   生する電荷を蓄積する蓄積部・該蓄積部の蓄積電荷の一
   部又は全部をドレインに排出するための排出ゲート・前
   記蓄積部で積分された電荷を転送部に移送するためのシ
   フトゲート・該シフトゲートを介して移送されてきた電
   荷を転送する転送部・該転送部を経て転送されてくる電
   荷を検出し電圧信号に変換する検出部から構成された蓄
   積型光電変換素子と、基準クロックパルスを計数して時
   間情報を発生するカウント手段と、該カウント手段の出
   力から前記シフトゲートに与えるシフトパルス・前記転
   送部に与える駆動パルス・前記検出部に与えるリセット
   パルスを発生する駆動パルス発生回路と、前記蓄積部に
   おける電荷の積分期間中に積分終了までの積分残存時間
   ｔに関連して前記排出ゲートの電位を変化させることに
   より、前記蓄積部の電荷蓄積容量を制御する電荷蓄積制
   御手段とを有することを特徴とする非線形光電変換装置
   。 ２、前記電荷蓄積制御手段は、前記電荷蓄積容量Ｑｃと
   前記積分残存時間ｔとの比Ｑｃ／ｔが単調増加となるよ
   うに、前記排出ゲートの電位を制御するようにした特許
   請求の範囲第１項に記載の非線形光電変換装置。 ３、前記電荷蓄積制御手段は、前記電荷蓄積容量Ｑｃと
   前記積分残存時間ｔとの関係が、α＿１、β＿１を適当
   な定数とし、α＿１＞０、Ｑｃ＞０の範囲で、Ｑｃ＝α
   ＿１ｌｏｇｔ＋β＿１となるように前記排出ゲートの電
   位を制御するようにした特許請求の範囲第２項に記載の
   非線形光電変換装置。