JPS6281183A - 非線形光電変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、光信号を電気信号に変換するＣＣＤ等の蓄積
型光電変換素子において、入力光信号に対する出力電気
信号のガンマ特性をγく１に設定し得る非線形光電変換
装置に関するものである。

［従来の技術］ ＣＯＤ等から成る固体撮像素子は半導体を用いていると
ころから、小型軽量・低消費電力・高信頼性などの長所
があると共に、モザイク状に精密に配置された画素で発
生した信号を順次に　みしてゆくので図形歪みが極めて
小さいこと等により、近年広範囲に使用されるようにな
ってきた。

しかし、多くの装置はガンマ特性がγΦ１であり入力画
像と出力画像の階調がほぼ等しくリニアリティが良い反
面、銀塩フィルムに比してダイナミックレンジが狭く、
自然界の画像や記録された画像を高輝度から低輝度まで
高精明度に再現できるような映像信号を得ることが困難
であり、暗い部分が黒くつぶれたり、明るい部分が飽和
したりすることが起り易いという欠点を有している。

また、表示デバイスが表現できるダイナミックレンジは
通常は狭いため、信号処理の負担軽減からもガンマ特性
において対数変換等のγ変換を行い、輝度レベルを圧縮
した信号に変換して処理を行う必要があるが、ＣＣＤ等
においてこのような後段でのγ変換等の処理を行っても
、ＣＣＤ等から得られる画像信号が持つ輝度情報のダイ
ナミックレンジが狭いため、有効な効果を得ることがで
きない、従って、撮像素子後段でのγ変換による画像信
号の圧縮では、実質的にはあまり広いダイナミックレン
ジの光学像を扱えないという欠点を有している。

［発明の目的］ 本発明の目的は、蓄積型光電変換素子の排出ゲートのポ
テンシャルを積分期間中の時間の関数とし、所望のガン
マ特性を折れ線近似し、排出ゲートのポテンシャルを変
える回数を少なくし、制御を容易にすると共に近似誤差
も小さくすることが可能な非線形光電変換装置を提供す
ることにある。

［発明の概要］ 上述の目的を達成するための本発明の要旨は、光信号を
電荷信号に変換する感光部・該感光部で発生する電荷を
蓄積する蓄積部・該蓄積部の蓄積電荷の一部又は全部を
ドレインに排出するための排出ゲート・前記蓄積部で積
分された電荷を転送部に移送するためのシフトゲート・
該シフトゲートを介して移送されてきた電荷を転送する
転送部・該転送部を経て転送されてくる電荷を検出し電
圧信号に変換する検出部から構成された蓄積型光電変換
素子と、基準クロックパルスを計数して時間情報を発生
する計数手段と、該計数手段の出力から前記シフトゲー
トに与えるシフトパルス・前記転送部に与える駆動パル
ス・前記検出部に与えるリセットパルスを発生する駆動
パルス発生回路と、前記蓄積部の電荷蓄積容量を制限す
るための電圧を前記蓄積部における電荷積分終了までの
積分残存時間が短い程、短い時間間隔で発生し、前記排
出ゲートに印加する電荷蓄積制御手段とを有することを
特徴とする非線形光電変換装置である。

［発明の実施例］ 本発明を図示の実施例に基づいて詳細に説明する。

第１図は全体の構成図であり、基準クロックパルスφを
発生するクロック発生回路１にカウンタ２が接続され、
カウンタ２には駆動パルス発生回路３及び蓄積制御信号
発生回路４が並列的に接続されている。そして、駆動パ
ルス発生回路３の出力はバッファ５を介して、蓄積制御
信号発生回路４の出力はバッファ６を介してそれぞれ並
列的に蓄積型光電変換素子７に接続されている。

カウンタ２はクロック発生回路ｌが発生する基準クロッ
クパルスφから時間情報を得るためにパルスφを分周し
、計数に応じた信号ｎを駆動パルス発生回路３及び蓄積
制御信号発生回路４に出力している。駆動パルス発生回
路３は光電変換素子７を駆動するための電荷転送に関わ
る駆動パルスφ１　Ｏφ２・電荷移送に関わるシフトパ
ルスＳＲ・電荷検出に関わるリセットパルスφＲをバッ
ファ５を介して光電変換素子７に信号ｎに対応して印加
するようになっている。蓄積制御信号発生回路４は信号
ｎを入力し、この信号ｎに対応して光電変換素子７の排
出ゲートを制御するための蓄積制御電圧Ｚを出力する。

蓄積制御電圧Ｚを入力したバッファ６はその蓄積制御電
圧Ｚをバッファリングして蓄積制御信号！Ｇとし、光電
変換素子７に出力することにより、光電変換素子７の排
出ゲートのポテンシャルを制御するようになっている。

このようにして、排出ゲートのポテンシャルが制御され
ることにより、光電変換素子７の蓄積部の蓄積可能な最
大電荷量を決定する電荷容量が制御されることになる。

第２図は蓄積型光電変換素子７の構成図であり、入力さ
れた光信号を電荷信号に変換する感光部８が並列的に４
個設置され、それらの感光部８で発生した電荷を一時的
に蓄えるための蓄積部９がそれぞれの感光部８に接続さ
れている。なお、第２図には感光部８、蓄積部９が４個
から成る４画素の光電変換素子７を例示したが、この画
素数は目的に応じて適宜に選択すればよい、これらの蓄
積部９はシフトゲート１０を介して転送部１１に接続さ
れ、転送部１１の出力は検出部１２に接続されている。

更に、それぞれの蓄積部９は排出ゲート１３を介してド
レインＯＦＤに接続されている。

感光部８に照射された光によって発生した電荷は、蓄積
部９のポテンシャルの井戸に蓄積される。このポテンシ
ャルの井戸の壁の高さに相当する排出ゲート１３には、
バッファ６を介して蓄積制御信号発生回路４から蓄積制
御信号ＩＧが入力されるようになっており、この制御信
号ＩＣを制御することにより排出ゲー）１３のポテンシ
ャルの高さを可変とし、蓄積部９に蓄積可能な最大の電
荷量を制御する。排出ゲート１３のポテンシャルの壁の
高さを越える量の電荷は、蓄積部９に蓄積されずに排出
ゲート１３を越えて、　Ｖｄｄの電圧を有するドレイン
ＯＦＤに排出されるようになっている。そして、バッフ
ァ５を介して駆動パルス発生回路３からシフトゲート１
０に入力されるシフトパルスＳＨにより、蓄積部９に蓄
積された電荷はシフトゲート１０を介して転送部１１に
パラレルに移送される。また、バッファ５を介して駆動
パルス発生回路３から転送部１１に入力される２相の電
荷転送パルスφ１．φ２により、電荷信号ｑは電荷検出
部１２に時系列的に転送され、更にバッファ５を介して
駆動パルス発生回路３から電荷検出部１２に入力される
り４−ｚ）パルスφＲにより、電荷信号ｑは電圧信号Ｖ
に変換されるようになっている。

第３図は蓄積制御信号発生回路４の構成図であり、この
回路４はカウンタ２で発生される計数ｎをそれぞれ入力
する積分残存時間発生回路１４及びサンプルクロック発
生回路１５が入力端とされている。積分残存時間発生回
路１４の出力は、順次に配列された半導体メモリ１６及
びＤレジスタ１７から成る個数発生回路１８と、Ｄ／Ａ
変換器１９とから成る関数電圧発生回路２０に接続され
、この発生回路２０の出力は順次にサンプルホールド回
路２１、加算回路２２に接続され、加算回路２２は蓄積
制御信号発生回路４の出力端となっている。また、サン
プルクロック発生回路１５の出力は、Ｄレジスタ１７及
びサンプルホールド回路２１に接続されている。

積分残存時間発生回路１４はカウンタ２で発生された計
数ｎを入力し、光電変換素子７の電荷積分の積分残存時
間ｔを発生する。ＲＡＭ、ＲＯＭ、ＥＦＲＯＭ等から成
る半導体メモリ１６には、アドレスがｔの時のデータの
内容ｙ　＝　ｆ（ｔ）が入力されている。ここで、ｔ、
ｆ（ｔ）は共にバイナリ形式で表現された数である。そ
して、半導体メモリ１６のアドレス入力端子に積分残存
時間ｔが入力され、データ端子からバイナリ信号が出力
され、Ｄレジスタ１７にはサンプルクロック発生回路１
５から入力されるサンプルクロックパルスφＳの立上り
に同期して、積分残存時間Ｅにおけるバイナリ信号が書
き込まれる。

このようにして、関数発生回路１８は積分残存時間ｔか
ら、排出ゲート１３の相対電圧を関数ｆで制御するため
のバイナリ信号ｆ（ｔ）を発生するようになっている。

そして、バイナリ信号ｒ（ｔ）がＤ／Ａ変換器１９によ
りデジタル量ｙからアナログ量の関数電圧Ｚｆに変換さ
れることにより、関数電圧発生回路２０は積分残存時間
ｔに対応して、排出ゲート１３に印加する電圧の相対的
大きさである関数電圧ＺＦを発生することになる。この
関数電圧ＺＦはサンプルホールド回路２１に入力され、
サンプルホールド回路２１はサンプルクロック発生回路
１５からのサンプルクロックパルスφＳを入力し、この
クロックパルスφＳがローレベルの時には関数電圧Ｚｆ
をサンプルし、クロックパルスφＳがハイレベルのとき
にはサンプルした信号電圧を保持し、サンプルホールド
した関数電圧Ｚｓを加算回路２２に印加するようになっ
ている。加算回路２２では関数電圧Ｚｓと外部から入力
する適当なバイアス電圧Ｚｏとを加算し、バッファ６に
電圧Ｚを出力することになる。

このように、蓄積制御信号発生回路４はカウンタ２で発
生されるクロックパルスφの計数値ｎから積分残存時間
ｔを発生し、この時間ｔに対してｙ　＝　ｆ（ｔ）なる
関数変換を行い、ｙをＤ／Ａ変換してアナログ信号であ
る関数電圧Ｚｆに変え、外部からバイアス電圧ＺＯを加
えてバッファ６に電圧Ｚを出力する。そして、バッファ
６から蓄積制御信号ＩＣを排出ゲート１３に印加して、
余分な電荷をＭａ部９からドレインＯＦＤに排出するこ
とにより、非線形な電荷蓄積が行われるようになってい
る。

第４図は関数電圧発生回路２０の他の実施例の発生回路
２０゛を示している。先の関数電圧発生回路２０と同様
に、積分残存時間ｔから排出ゲート１３に印加する電圧
！Ｇを発生する際に必要となる関数電圧Ｚｆ＝　ｆ（ｔ
）を発生する回路であるが、この関数電圧発生回路２０
°は関数電圧Ｚｆを７段階の電圧レベルに変換するよう
にしたものである。

積分残存時間ｔは簡単のために６ビツト以下の場合を示
してあり、ｔは０≦ｔく６３を満足し、ら となる、ここで、ｔＯ〜ｔ５は積分残存時間ｔの各ビッ
トの信号で「１」か「０」であり、２−には２のに乗を
表している。

ｔｌ−ｔ４までは、それぞれオアゲート２３ｂ〜２３ｅ
に入力されており、オアゲート２３ｂ〜２３ｅの出力は
それぞれ順次にインバータ２４ｂ〜２４ｅ、アンドゲー
ト２５ｂ〜２５ｅ、アナログゲート２６ｂ〜２６ｅ、抵
抗ｒ２〜ｒ５に接続されている。ｔｏはオアゲー）２３
ａ及びアンドゲート２５ｂに入力されており、オアゲー
）２３ａの出力は順次にインバータ２４ａ、アナログゲ
ート２６ａ、抵抗ｒ１に接続されている。　ｔ５はオア
ゲート２３ｅ、インバータ２４ｆ、アナログゲート２６
ｇに入力されており、インバータ２４ｆの出力は順次に
アンドゲート２５ｆ、アナログゲート２６ｆ、抵抗「６
に接続され、アナログゲート２６ｇの出力は抵抗ｒ７に
接続されている。更に、ｔｌはアンドゲート２５ｃに、
ｔ２はアンドゲート２５ｄに、ｔ３はアンドゲート２５
ｅに、ｔ４はアンドゲート２５ｆにそれぞれ入力されて
おり、オアゲート２３ｅの出力はオアゲート２３ｄに、
オアゲート２３ｄの出力はオアゲート２３Ｃに、オアゲ
ート２３Ｃの出力はオアゲート２３ｂに、オアゲート２
３ｂの出力はオアゲート２３ａに接続されている。また
、アナログ量−）２６ａ〜２６ｇの出力はオペアンプ２
７の入力端に接続されており、これらのアナログゲート
２６が接続されているオペアンプ２７の入力端には、抵
抗Ｒｏを介して−Ｖｔの定電圧源が接続されている。オ
ペアンプ２７の他の入力端は抵抗ＲＯを介して接地され
ており、オペアンプ２７の出力端には抵抗ｒｌ−ｒ７の
端部が接続されている。ここで抵抗ｒ１〜ｒ６としては
、ｒｋ＝ｒｌ／ｋ　（ｋ＝　１〜６）を満足するものが
配置されている。

アナログ量−）２６ａ〜２６ｇに入力するスイッチ信号
Ｓ％Ｉｌｌ〜Ｓｉｌ＋７について説明すると、アナログ
量−１−２６ｇに入力するスイッチ信号ＳＷ７としては
ｔ５が入力するのみであるから、　ＳＷ？　＝　ｔ５と
なる。アナログゲート２６ｆについては、ｔ４とインバ
ータ２４ｆを介したｔ５とが、アンドゲート２５ｆを介
して入力するようになっているので５Ｗｌｌｌ＝ｔ５車
・ｔ４となる。ただし、ｔ５”はｔ５の否定値を表すも
のとする。アナログゲー）２６ｅに入力するスイッチ信
号５ｌｌ１５としては、ｔ３とオアゲート２３ｅ、イン
バータ２４ｅを介したｔ５及びｔ４との否定入力がアン
トゲ−）２５ｅを介して入力するようになっているので
、ＳＷ５　＝　　（ｔ５＋ｔ４）本＠ｔ３＝　ｔ５”　
−ｔ４”　−ｔ３となる。スイッチ信号ＳＷ４〜ＳＷ２
　も同様にして求められ、スイッチ信号ＳＷＩについて
は、ｔｏはオアゲー）２３ａ、インバータ２４ａを介し
て入力するようになっているので、５Ｗ１＝ｔ５京　・
　ｔ４京　・　ｔ３京　・　ｔ２車　−ｔｌ”　　・　
ｔｏ”　　となる、そして、１＝０のときは、 鴫 により、ｔＯ−ｔ５＝０となるので、　ｓｗｔ　＝ｔ５
車・ｔ４本　・ｔ３富　・ｔ２京・ｔｌ車　・ｔＯ京＝
１となり、スイッチ信号ＳＷ２〜ＳＷ７は０となる。

また、ｋ＝１のときは、 ｔ＝Σｔｋ−２＝ｋ により、ｔＯ＝　１　、　ｔｌ−ｔ５＝　Ｏとなるので
５Ｉｌ１２　＝　１となり、その他のスイッチ信号Ｓ１
１はＯとなる。ｋ＝２のときは、ｔｌ＝　１　、　ｔＯ
＝　Ｏ，ｔ２〜ｔ５＝　Ｏとなるから５Ｉｉ１３　＝　
１となり、その他のスイッチ信号ＳＷはＯとなる。ｋ＝
３のときは、ｔ１＝１、ｔｏ＝１、ｔ２〜ｔ５＝０とな
るからＳＷ３　＝　１となり、その他のスイッチ信号Ｓ
ＷはＯとなり、その他の場合も同様にして求められる０
以上のスイッチ信号ＳＷＩ〜ＳＷ７の論理式及びｔの値
を示すと次のようになる。

５Ｗ７＝ｔ５　　（ｔ≧３２） ＳＷ８＝ｔ５京　・　ｔ４　　　　（ｋ＝１６〜３１）
ＳＷ　　５＝　（ｔ（５）◆　ｔ（４））富　・ｔ３＝
ｔ５京　拳　ｔ４京　・　ｔ３　　　（ｋ＝８〜１５）
ｓｗａ　　＝　（ｔ（５）◆　ｔ（４）◆　ｔ（３））
車　・ｔ２＝ｔ５車　・　ｔ４車　−ｔ３”　　・　ｔ
２（ｔ＝４〜７）ＳＷ３　＝　（ｔ５＋　ｔａ＋　ｔ３
＋　ｔ２）”　−ｔｌ＝ｔ５京　１１　ｔ４本　・　ｔ
３車　・　ｔ２車　・　ｔｌ（ｔ　＝　２、３） ＳＷ２＝（ｔ５÷　ｔ４÷　ｔ３＋　　ｔ２＋　　ｔｌ
）京　・ｔＯ＝ｔ５京　・　ｔ４京　・　ｔ３車　・　
ｔ２京　・　ｔｌ富　・　ｔＯ（ｔ　　＝　　１） ＳＷ１＝（ｔ５◆　ｔ４◆　ｔ３＋　　ｔ２÷　ｔｌ＋
　　ｔＯ）”＝ｔ５京　・　ｔ４京　・　ｔ３車　・　
ｔ２車　・　ｔｌ京　Φ　ｔＯ車（１＝　　０） このように、ｔＯ〜ｔ５は「１」か「０」をとるから、
これをスイッチ信号ＳＷｔ〜ＳＷ７の論理式に代入する
と、Ｓ１１〜５％ｌ１７はｔの値に応じて交互にｒｌＪ
　となり、スイッチ信号ＳＷＩ〜ＳＷ７のうち常にどれ
か１つが「１」で他は「０」となる、いま、スイッチ信
号ＳＷｋが「１」であるとすると抵抗ｒｋが選択される
ことになり、オペアンプ２７の増幅率は−ｒｋ／Ｒｏと
なる。従って、関数電圧発生回路２０’からはＺｆ＝　
（ｒｋ／Ｒｏ）　Ｖｌなる関数電圧が出力されることに
なる。

第５図はカウンタ２の出力である計数ｎから、積分残存
時間を及びサンプルクロックパルスφＳを発生するため
の積分残存時間発生回路１４とサンプルクロック発生回
路１５の構成図である。ここで１ｍを計数ｎのビット数
とすると、計数ｎは、 と表すことができ、ｔは前述のように、ら と表すことができる。

積分残存時間発生回路１４には、計数ｎ４〜ｎ（禦−１
）が入力されているが、　ｎｌｏ　〜ｎ（ｍ−１）はオ
アゲート２８に入力されており、オアゲート２８はｎｌ
ｏ〜ｎ（ｍ−１）の各ビットの論理和を演算し、　Ｘｏ
マ＝ｎｌＯ＋ｎｌｌ　＋　ＩＩ　＠　ｅ　＋ｎ（ｍ−１
）を出力する。計数ｎ４〜ｎ９はそれぞれオアゲー）２
９ａ〜２９ｆに入力されており、これらのオアゲー）２
９ａ〜２９ｆにはそれぞれｘＯマも入力されるようにな
っているので、それぞれｎｋ（ｋ＝４〜９）とＸＯマと
の論理和が演算されｔＯ〜ｔ５が出力される。

このとき、オアゲート２８の出力ｘＯマが１となった場
合には、オアゲー）２９ａ〜２９ｆの出力は全てｌとな
り、ｔＯ〜ｔ５も全てｌとなる。従つて、ｎ≧２−１０
のときには、ｎ１０以上の項の何れかは必ず１となるの
で、ｔＯ〜ｔ５は１となり。

ｔ＝１＋２＋２２＋・・・＋２５となるからｔ＝２６−
１となる。ｎ＜２−１０のときには、ｎの式においてｎ
１０以上の項はＯとなっているから、ｎ（０）〜ｎ９ま
でがＯか１の何れかをとり、ｔＯ〜ｔ５はｎ４〜ｎ９ま
での値と等しくなり、ｎ４＝１ならば１０＝１、ｎ５＝
１ならばｔｌ＝　１等のようになるから、　ｔｋ＝　ｎ
（ｋ＋４）　（ｋ　＝　Ｏ〜５　）となり、ち となる、従って。

ｔ＝Σｎ（ｋ＋４）＊　２　’″（ｋ＋４）／２’に謬
０ となり、ｔは整数値をとるから、ｔ　＝　［ｎ／１８１
となる。ただし、〔〕はガウス記号である。

一方、サンプルクロック発生回路１５においては、電源
電圧Ｖｃｃが入力するようになっているマルチバイブレ
ータ３０のトリガ入力端子に計数１３が入力され、ｎ３
の立上りでトリがかかかって出力端Ｑから適当な幅のパ
ルスが出力されることになる。このとき、ｎ３は繰り返
して立上るので、出力されるサンプルクロックパルスφ
Ｓも連続したパルスとなる。

第６図は積分残存時間発生回路１４とサンプルクロック
発生回路１５とが、第５図に示す構造を有する場合の各
信号のタイミングチャート図である。関数電圧発生回路
として第３図に示した回路２０を用いた場合のタイミン
グチャート図を第６図（ａ）に、第４図に示した回路２
０°を用いた場合のタイミングチャート図を（ｂ）に示
している。

第６図（ａ）において、カウンタ２の計数出力ｎ３を入
力したサンプルクロック発生回路１５は、　ｎ３に対応
したクロックパルスφＳを出力し、カウンタ２の計数出
力ｎ４を入力した積分残存時間発生回路１４はｔＯ＝ｎ
４のパルス信号に対応した積分残存時間ｔを出力する。

積分残存時間ｔを入力した関数発生回路１８は、サンプ
ルクロックパルスφＳに同期してＤレジスタ１７から関
数ｙを発生するので、ｙはｔより遅れて出力される。そ
して、このｙはＤ／Ａ変換器１９により関数電圧Ｚｆと
なって出力され、サンプルホールド回路２１においてサ
ンプルクロックパルスφＳと同期してＺｓとなって出力
される。このように関数電圧発生回路２０を用いた場合
には、　２ｓはｔについて１単位時間遅れて出力される
ので、関数発生回路１８の半導体メモリ１６には、１ア
ドレスずらしてデータを書き込むようにするとよい。

第６図（ｂ）の場合には、関数電圧発生回路２０′によ
りｔから関数電圧２「が直接出力されるので、ｔに対応
して関数電圧Ｚｆが出力され、Ｚｓはサンプルクロック
パルスφＳに同期して出力され、関数電圧Ｚ「と僅かに
ずれてＺｓが出力されるようになっている。

以上のようにして得られた出力Ｚｓから排出ゲート１３
に印加する蓄積制御信号ＩＧを得るに際して、連続的な
対数変換特性を与える制御信号ＩＣを示したものが第７
図であり、蓄積サイクルＴの１サイクル中に１対のシフ
トパルスＳＨが発生する区間内の蓄積制御信号ＩＧは、
第３図に示した関数電圧発生回路２０を使用すれば、半
導体メモリ１６のデータの設定により各種の制御関数を
発生させることができる。第７図に示す蓄積制御信号Ｉ
Ｃは半導体メモリ１６のアドレスＸに対し１次式のよう
なデータを設定したものである。

ｆ（ｘ）＝　　ａ　　１　　　ｌｏｇ　　ｘ　　＋　β
　ｔ　　　（１≦　Ｘ　≦　ｘ　　ａ＋ａｘ）＝ｆＯ（
ｘ＝０、ｘｍａｘ＜ｘ） 従って、成る明るさの光信号が感光部８に入射し、感光
部８で一点鎖線で示した傾きａで増加するような電荷、
即ち単位時間当りの発生電荷量がａであるような電荷が
発生し蓄積部９へ流れ込むと、傾きａの直線と蓄積制御
信号ＩＣの曲線の接点であるＰ点より左側の積分残存時
間ｔがｔｉより長い時には、電荷の発生の速度が排出ゲ
ート１３のポテンシャルの増加を上廻るので、上廻った
分だけドレインＯＦＤへ流れ出し、蓄積部９は常に電荷
で満たされている。Ｐ点を過ぎて積分残存時間ｔがｔｉ
より小さくなると、電荷の発生速度ａより排出ゲート１
３のポテンシャルの増加速度が速くなり、感光部８で発
生した電荷は蓄積部９から溢れ出さずに傾きａを持って
蓄積されることになる。

そして、１＝０のときに発生するシフトパルスＳＨによ
り読み出される電荷量はｇ（ａ）に相当する量となり、
この電荷量ｇ（ａ）はｇ（ａ）＝α２　ｌｏｇ　ａ＋β
２となる。

第７図に示したように、関数電圧発生回路２０を用い半
導体メモリ１６のデータを適当に設定することにより、
所望のガンマ特性を得ることができるが、電圧を細かく
制御する必要がある。しかし、所望とする精度によって
は、それ程手間を掛ける必要が無い場合もある。

第８図及び第９図の蓄積制御信号！Ｇの実施例はその点
を考慮したものであり、手間が掛からずしかも近似誤差
の少ない蓄積制御信号ＩＣの実施例であり、第８図はス
テップ状の蓄積制御信号ＩＧを、第９図はパルス状の蓄
積制御信号ＩＧを表示している。第８図、第９図は共に
第７図に示した蓄積制御信号ＩＧよりも電圧レベル数が
少ない蓄積制御信号ＩＧを採用しており、ｆＯ〜ｆ３２
は各積分残存時間ｔの時の蓄積制御信号ＩＧの電圧であ
る。第８図の場合には蓄積制御信号！Ｇがステップ状に
なるために読み出される電荷量ｇＣａ）はａの対数圧縮
の折れ線近似となる。第９図は第８図に示した蓄積制御
信号ＩＧの変形例であり、ｔ＝１．２．４．８．１６．
３２のときにのみ、蓄積制御信号ＴＧの電圧はｆｌ、ｆ
２、ｆ４、ｆ８、ＦＩＢ　、ｆ３２とし、その他の時は
ｆＯの電圧としたものである。この場合の単位時間に発
生する電荷量ａに対するｇ（ａ）の変換特性も第８図の
場合と同様となる。なお、第８図、第９図に示した蓄積
制御信号ＩＧは関数電圧発生回路２０によって造れるこ
とは云うまでもないが、関数電圧発生回路２０゛によっ
ても容易に造り出すことができる。

第１Ｏ図は蓄積制御信号！Ｇに対する蓄積部９に電荷が
蓄積される様子を示したものであり、（ａ）は従来装鐙
における蓄積ｆｉ制御信号ＩＣに対し、（ｂ）は第９図
に示した蓄積制御信号ＩＧに対するものである。（ａ）
においては、１回の積分サイクルＴ中に１回のパルスが
出力されるようになっており。

単位時間に発生する電荷量ａｉに対し出力ＶはＶ＝マｉ
となり、ａとＶは飽和しない限り線形の関係になってい
る。ａＯは光が感光部８に入力しない場合、ａｌは成る
一定の光が感光部８に入力した場合、　ａ２はａｌの２
倍の光が、　ａ４はａｌの４倍の光が、ａ８はａｌの８
倍の光が、ａｌ８はａｌの１６倍の光がそれぞれ感光部
８に入力した場合の積分の様子を示す積分線であり、（
ａ）の場合にはａ４で飽和レベルＳＬに達してしまうこ
とが判る。

一方、（ｂ）の場合には１回の積分サイクルＴ中に６段
階のレベルのパルスが出力される。ａｉの傾きは（ａ）
と同様の傾きを有するので、２回目以降のパルスなしで
１＝０になると傾きａ４となる光が感光部に入力された
場合に飽和レベルＳＬに達するが、２回目のパルスによ
り飽和する傾きがａ８になる可能性が生じ、順次にパル
スが発生する毎に飽和する傾きがずれてゆき、６回目の
パルス発生で１＝０のときａ３２に対しても蓄積部９は
飽和せずにｖ　＝　ｇ３２となる。

このような、第１θ図（ｂ）に示されたａｉとｇｉの特
性、即ち入力光信号を表す単位時間当りの発生電荷量ａ
と電圧出力信号ｖ　＝　ｇ（ａ）との変換特性を示した
ものが第１１図であり、ｖ　＝　ｇ（ａ）は対数特性の
折れ線近似となっている。第１１図に示した破線ｉａは
、第１０図（ａ）の場合のａｉとｇｉとの特性を示した
ものであり、これに比べて約１０倍のダイナミックレン
ジを持つ入力信号を対数圧縮することができることが判
る。なお、第８図に示した蓄積制御信号ＩＣについて実
施してもほぼ同様の結果が得られる。

［発明の効果］ 以上説明したように本発明に係る非線形光電変換装置は
、蓄積型光電変換素子の蓄積部に蓄積可能な電荷量を制
限し、制限値以上の電荷はドレインに排出するようにし
た排出ゲートと、最大ａｔ　ｆ１電荷量を制限する排出
ゲートのポテンシャルの高さを積分残存時間ｔの関数と
して制御する電荷蓄積制御手段とから成る簡単な回路を
設け、排出ゲートのポテンシャルの制御を積分残存時間
ｔが短いほど短い間隔に設定することにより、少ない回
数及び少ないステージ数の電圧制御で、折れ線近似のガ
ンマ特性が近似精度良く広いダイナミックレソンで得ら
れ、自然界等の広いダイナミックレンジの入力光信号を
圧縮して、容易にＳ／Ｎ比良く電圧信号に変換すること
を可能としている。

【図面の簡単な説明】

図面は本発明に係る非線形光電変換装置の実施例を示す
ものであり、第１図は全体の構成図、第２図は蓄積型光
電変換素子の構成図、第３図は関数電圧発生回路の第１
の実施例を含む蓄積制御信号発生回路の構成図、第４図
は関数電圧発生回路の第２の実施例の構成図、第５図は
積分残存時間発生回路及びサンプルクロック発生回路の
構成図、第６図（ａ）は関数電圧発生回路の第１の実施
例を用いた場合のタイミングチャート図、（ｂ）は関数
電圧発生回路の第２の実施例を用いた場合のタイミング
チャート図、第７図は対数変換特性を与える電荷蓄積制
御信号の説明図、第８図は折れ線近似の対数変換特性を
与えるステップ状の電荷蓄積制御信号の説明図、第９図
は折れ線近似の対数変換特性を与えるパルス状の電荷蓄
積制御信号の説明図、第１０図（ａ）は従来例における
電荷蓄積制御信号が１回だけ発生する場合の電荷積分の
説明図、（ｂ）は本発明に係る実施例における６段階レ
ベルの電荷蓄積制御信号が発生する場合の電荷積分の説
明図、第１１図は発生電荷量と出力電圧との変換特性の
説明図である。 符号ｌはクロック発生回路、２はカウンタ、３は駆動パ
ルス発生回路、４は蓄積制御信号発生回路、７は蓄積型
光電変換素子、８は感光部、９は蓄積部、１０はシフト
ゲート、１１は転送部、１２は検出部、１３は排出ゲー
ト、１４は積分残存時間発生回路、１５はサンプルクロ
ック発生回路、１６は半導体メモリ、１７はレジスタ、
１８は関数発生回路、１９はＤ／Ａ変換器、２０．２０
′は関数電圧発生回路、２１はサンプルホールド回路、
２２は加算回路である。 特許出願人　　　キャノン株式会社 第４図 第５図 第６図　（。。 第６図 （ｂ） 第７図 ｔ’＝。 第８図 ： 第９図 第１ｏ図 （ｂ） 纂１１図 ■

Claims (1)

1. 【特許請求の範囲】 １、光信号を電荷信号に変換する感光部・該感光部で発
   生する電荷を蓄積する蓄積部・該蓄積部の蓄積電荷の一
   部又は全部をドレインに排出するための排出ゲート・前
   記蓄積部で積分された電荷を転送部に移送するためのシ
   フトゲート・該シフトゲートを介して移送されてきた電
   荷を転送する転送部・該転送部を経て転送されてくる電
   荷を検出し電圧信号に変換する検出部から構成された蓄
   積型光電変換素子と、基準クロックパルスを計数して時
   間情報を発生する計数手段と、該計数手段の出力から前
   記シフトゲートに与えるシフトパルス・前記転送部に与
   える駆動パルス・前記検出部に与えるリセットパルスを
   発生する駆動パルス発生回路と、前記蓄積部の電荷蓄積
   容量を制限するための電圧を前記蓄積部における電荷積
   分終了までの積分残存時間が短い程、短い時間間隔で発
   生し、前記排出ゲートに印加する電荷蓄積制御手段とを
   有することを特徴とする非線形光電変換装置。 ２、前記電荷蓄積制御手段は、前記排出ゲートにステッ
   プ状の電圧を印加することにより、前記電荷蓄積容量が
   ステップ状に増大するように制御するものとした特許請
   求の範囲第１項に記載の非線形光電変換装置。 ３、前記電荷蓄積制御手段は、前記排出ゲートにパルス
   状の電圧を印加することにより、前記電荷蓄積容量を該
   パルス電圧発生時に制限すると共に、積分残存時間ｔが
   短い程、前記電荷蓄積容量が増大するように制御するも
   のとした特許請求の範囲第１項に記載の非線形光電変換
   装置。 ４、前記電荷蓄積制御手段は、前記電荷蓄積容量のステ
   ップ状の増大の変化量が同一であるように制御する特許
   請求の範囲第２項に記載の非線形光電変換装置。 ５、前記電荷蓄積制御手段は、前記電荷蓄積容量のパル
   ス状の増大の変化量が同一であるように制御する特許請
   求の範囲第３項に記載の非線形光電変換装置。