JPS6281190A - 画像デ−タ圧縮方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、コンピュータ・グラフィクス（ＣＧという）
などから得られる、階調をもった画素データの圧縮方式
に関する。

〔発明の背景〕

データ圧縮技法は、データ伝送時間の短縮やデータ保存
に必要なメモリ容量の節約のために広く活用されており
、画像データについてもその適用が強く望まれている。

ところで、ファクアミリなど２値化データからなる画像
データを扱う技術分野では、従来からランレングス符号
化法（以下、ＲＬ法という）によるデータ圧縮技法や、
さらにこれを発展させたモデフアイドハフマン法（以下
、ＮＨ法という）、或いはモデフアイドリード法（以下
、ＭＲ法という）などのデータ圧縮技法が広く採用され
ており、このため、これらのデータ圧縮技法の適用に必
要な種々の回路装置などについても、多種多様なものが
容易に利用可能な状態にあり、従って、これらの回路装
置などが利用できればローコストでデータ圧縮を行なう
ことができる。

しかして、この従来のデータ圧縮技法は、上記したよう
に、その通用が２値化された画像データに限られ、ＣＧ
による画像データやテレビジョン信号など階調をもつ画
像データには、そのままでは適用できない。

そこで、従来は、このような階調をもった画像データの
データ圧縮については、例えば特開昭５７−１８１７７
７号公報や特開昭５９−２０５８７４号公報に開示され
ているような方法を適用せざるを得す、このため、構成
が複雑になる上、ローコスト化が困難であるこという欠
点があった。

〔発明の目的〕

本発明は、上記した背景のもとでなされたもので、その
目的とするところは、階調をもった画像データのデータ
圧縮を２値化画像データのデータ圧縮技法によって行な
えるようにし、これによりローコストの画像データ圧縮
伝送システムを提供するにある。

〔発明の概要〕

この目的を達成するため、本発明は、各画素が少くとも
２ビツトのディジタルデータとして与えられ、階調をも
った画像データを各画素データの連続方向に、各画素デ
ータの同位のビットづつ、順次取り出すことによりシリ
アルデータ化し、このシリアルデータに対してデータ圧
縮処理を行なうようにした点を特徴とする。

ここで、本発明の原理について説明すると、階調をもっ
た画像データの画素データについてみると、８ビツトで
階調を表わす方式のものでは、例えば成る画素でのデー
タは第５図のようになっている（ここで、１画素内での
データの配列を深さ方向という）。従って、この画素が
階調Ｏ１又は２５５でなければ、この深さ方向の８ビツ
ト内で必ず０と１との反転が現われ、充分に長いランレ
ングスは得られず、上記したＲＬ法、ＭＨ法、ＭＲ法な
どを適用しても良好な圧縮効率は期待できない。

一方、画像データは、画像面で所定の順序で隣接する画
素に分解して取り出しているので、各画素間には強い相
関があり、従って、隣接する画素間でデータが大きく変
化することはあまりなく、この結果、第６図に示すよう
に、各画素データをその連続方向（これを、以下、入出
力方向という）に順に並べ、各画素データの同位のビッ
トを入出力方向にみると、はとんどの画像データで比較
的長いランレングスが得られる。

そこで、この第６図に示すように画素データを配列し、
入出力方向に、各画素データの同位のビットを、順次、
ＬＳＢ側からＭＳＢ側に、つまり深さ方向に取り出して
シリアルデータ化すると、このシリアルデータのランレ
ングスは、第７図に示すように充分に長いものが得られ
、上記したＲＬ法、ＭＨ法、ＭＲ法などにより高い圧縮
効率が得られることになり、これが本発明の原理である
。

なお、第６図のように配列した画素データを、以下デー
タブロックと呼び、このためにはメモリ領域がマトリク
ス状になったメモリ装置を用いればよい。なお、このと
き、一般の画像データでは、画像−面当りのデータ量が
極めて多くなっており、従って、これを一度にデータブ
ロックとするためには膨大なメモリを要する。従って、
実際には、第８図に示すように画像データを所定の長さ
ごとに区切って、この所定の長さごとにデータブロック
としてゆくのが実用的であり、以下、この区切りも含め
てデータブロックという。

以上から明らかなように、本発明では、特にデータブロ
ック内でも変化の少ない上位ピット部分（第６図参照）
や、画像データのうちでも量子化誤差の少ない、例えば
ＣＧなどによる画像データで長いランレングスが現われ
、高い圧縮効率を得ることができる。

〔発明の実施例〕

以下、本発明による画像データ圧縮方式について、図示
の実施例により詳細に説明する。

第１図及び第２図は本発明の一実施例が適用された画像
データ圧縮システムの一例で、データ圧縮装置１と、こ
れに組合わされたデータ伸張装置２をそれぞれ示したも
ので、これらの図において、１０は外部のデータ出力機
器から画素ビット数のパラレルデータとして与えられる
階調画像データを取り込むためインターフェース（１／
Ｆという）、１１は画像データをブロック化してシリア
ルデータに変換するＰ／Ｓブロック変換部（以下、単に
変換部という）、１２はＭＨ法にるデータ圧縮部（以下
、単に圧縮部という）、１３はコードセレクタで、その
機能については後述するもの、１４はバッファメモリ　
（Ｂ／Ｍという）、１５はデータ伝送用のＩ／Ｆ、１６
は動作設定用のＣＰＵ、１７は動作制御用のリアルタイ
ムコントローラ、２０はデータ受信号のＩ／Ｆ、２１は
Ｂ　／Ｍ。

２２はＭＨ法によるデータ伸張部（以下、単に伸張部と
いう）、２３はコードセレクタ、２４はシリアルデータ
をブロック化してパラレルデータとするＳ／Ｐブロック
変換部（以下、単に変換部という）、２５は外部のデー
タ入力機器へ階調画像データを出力するためのＩ／Ｆで
ある。

次に、このシステムによる階調データの圧縮、伸張動作
について第３図及び第４図により説明する。なお、この
実施例では、処理すべき階調画像データが１画素当り８
ビツトの場合についてのものとなっている。

ＣＧからの画像データ、或いはテレビジョンカメラ、印
刷製版用スキャナーなどから階調画像データとして与え
られ、８ビツトのディジタルデータ化された画像データ
Ａは、（ＣＰ−ＩＢ）規格のＩ／Ｆ　１０を介してデー
タ圧縮装置１に受は入れられ、変換部１１に入力される
。

変換部１１には２６２３バイトのメモリが設けてあり、
入力された画像データＡは、その最初の画素データから
順次、第２６２３番目の画素データまでが、最初の１ブ
ロツクとしてメモリに格納される。

こうしてメモリに１ブロツク分の画像データを格納した
状態をみると、既に第６図で説明したように、各画素デ
ータの同位ビットをアドレス方向、つまりデータの入出
力方向にみるとラインを構成しており、従って、この１
ブロツクのデータ全体が、各ラインごとに２６２３ビツ
トの８本のラインで構成されていることになる。

そこで、このようにして変換部１１内のメモリに１ブロ
ツク分の画像データＡの格納が完了したら、この時点で
画像データＡの取り込みを停止させ、続いて今度は、こ
のメモリから各ラインごとに、１ライン目から順次、第
８番目のラインまでデータの読出しを行なってゆく。つ
まり、まず、データＤ、、。から始ってデータＤ１．。

、Ｄ２．。・・・Ｄ７．。と読み出し、このデータＤ７
．。に達したら次の２ビツト目のラインの最初のデータ
Ｄ０．１に移り、データＤ、、、、Ｄ、０．　　・・・
Ｄ７１と進み、第８番目のラインの終りのデータＤｎ、
？へと読み進んでゆくのである。

この結果、変換部１１からは、データＤ０．。から始ま
ってデータＤｎ、？で柊る１ブロック分のシリアルデー
タＢが、順次、１ビツトづつ出力されてゆくことになり
、このシリアルデータＢが圧縮部１２に入力される。

圧縮部１２は符号化可能ランレングス数が２６２３のＭ
Ｈ符号化回路からなり、シリアルデータＢをランレング
ス符号化によりデータ圧縮したコード化データＣを出力
し、これをコードセレクタ１３に入力する。

一方、変換部１１では、１ブロック分のシリアルデータ
の読み出しが完了したら、再び画像データＡの取り込み
を開始し、次の１ブロック分のシリアルデータの読み出
しに備える。なお、このような変換部′１１でのバッチ
処理的な動作も含めて各部の動作の制御は、上記したよ
うにリアルタイムコントローラ１７　（第１図）がＣＰ
Ｕ１６による制御のもとで遂行してゆくようになってい
る。

コードセレクタ１３は、シリアルデータＣが入力される
と、その１ブロック分ごとに、その最後のデータＣ７の
後に“ＥＯＢ”コードを付加してデータＤとする。なお
、この“ＥＯＢ”は、エンド・オプ・ブロックを意味し
、ＭＨ法によるコード化には存在しない固有の符号、例
えばファクシミリシステムで用いられているＥＯＬコー
ドと同じ連続した１１個の“Ｏ”のあとに１個の“１”
を肴するものが使用される。また、このＥＯＢコード付
加による機能については後述する。

このあと、データＤは８７Ｍ１４を介してＩ／Ｆ１５に
入力され、伝送規格Ｒ３２３２Ｃにしたがった伝送用デ
ータ已に変換して伝送系に送出される。なお、このとき
、データ部分が８ビツトに区切られて処理されるが、こ
れは上記した伝送規格によるものである。また、８７Ｍ
１４はいわゆるＦＩＦＯバッファで、圧縮部１２でのデ
ータ処理速度とＩ／Ｆ１５でのデータ処理速度との協調
を図る働きをしている。

次に、この伝送用データＥは、所定の伝送系を介してデ
ータ伸張装置２（第２図）に送られ、ここでまず、Ｉ／
Ｆ２０によりデータＦに変換され、その後ＦＩＦＯバッ
ファとして働＜Ｂ／Ｍ２１を介して伸張部２２に入力さ
れる。

このデータＦはデータ圧縮装置１　（第３図）側でのデ
ータＤと同じであり、従って、伸張部２２はこのデータ
ＦをＨＭ法により復号化し、シリアルデータＧを発生さ
せると共に、ＥＯＢコードの検出を行ない、ＥＯＢ検出
信号を発生し、これらを変換部２４に供給する。

変換部２４は、データ圧縮側での変換部１１と同様に、
１ブロック分のメモリを持ち、それとは反対に、シリア
ルデータＧ（これはデータ圧縮側でのシリアルデータＢ
と同じである）をこのメモリのライン方向に順次格納し
てゆく。すなわち、最初のデータＤ０．。を１ライン目
の一番右の端に入れ、それから順次、アドレス順に格納
してゆき、一番左端にデータＤＲ６゜を格納したら右端
の１ライン上から再び格納してゆき、８ライン目の左端
に達するまでデータの格納を進めてゆくのである。

しかして、伸張部２２で１ブロック分のデータの処理が
終るとＥＯＢコードが検出されてくるから、変換部２４
はＥＯＢ検出信号が入力された時点でシリアルデータＧ
の入力を停止し、今度は、メモリの右端からデータ入出
力方向に、１ライン目から８ラインまでのデータを順次
、同時に８ビツトづつ読みだす。つまり、まず、データ
Ｄｏ、。

〜Ｄｏ−？＋次にデータＤ１．。〜Ｄ９．．というよう
に順次、８ビツトづつ、並列に読み出してゆくのである
。そして、この読み出し動作を最後のアドレスの画素デ
ータが格納されている左端のメモリ頭載まで行なうので
ある。

この結果、Ｉ／Ｆ２５からは、データ圧縮装置１に入力
したデータＡと同じ並列８ビツトの階調画像データＨが
得られるから、これを外部のデータ入力機器に供給して
やれば、階調画像データのデータ圧縮伝送が行なわれた
ことになる。

ところで、以上の説明では触れなかったが、この第１図
の実施例では、変換部１１でのシリアルデータＢの読み
出し時に、そのメモリの各ラインのデータの読み出しが
終了するごとに、つまり第３図でメモリ内のデータＤｏ
、。〜Ｄ０．７のそれぞれが読みだされるごとに、第３
図の変換部１１の下側に示しであるように、各ラインの
最後部のビットのデータを反転させた、つまり、それが
“０”だったら“１”に、“１“たったら、“０”に変
えた１ビツトのデータをダミーデータとして付加するよ
うになっている。

この結果、この実施例では、各ラインのデータが全部“
Ｏ”又は“１″になっていたとしても、圧縮部１２でラ
ンレングスがオーバーフローする虞れはなく、この圧縮
部１２として汎用のものを使用したときでも、特に付加
的な信号供給などの必要がなく、そのままで常に確実な
コード化が得られることになる。

なお、このときに付加したダミーデータは、圧縮部１２
でランレングスがＯとなるので、特に問題は生じない。

次に、この実施例では、第３図から明らかなように、コ
ードセレクタ１３によってＥＯＢコードが付されたデー
タＤが伝送されるようになっており、他方、第４図から
明らかなように、データ伸張側の変換部２４には伸張部
２２からＥＯＢ検出信号が供給されるようになっており
、上記したところでは触れなかったが、この変換部２４
ではその中のメモリによるシリアルデータＧのライン順
の格納処理から、各画素順の、つまり深さ方向ごとのデ
ータ８ビツトごとの読み出し処理に切り換わるタイミン
グを、このＥＯＢ検出信号によって一義的に決定するよ
うになっている。

この結果、この変換部２４では、そにか＜ＥＯＢ検出信
号が入力されるまでは、たとえメモリの最後のビットＤ
７．．にまでデータが全て格納され終っていてもデータ
の読み出し処理には移らないし、反対に、メモリにデー
タが全て格納され柊っていなくても、とにか＜ＥＯＢ検
出信号が入力されたときには直ちにデータの読み出し処
理に移行してしまうように動作する。

従って、この実施例によれば、伝送系でのノイズの混入
などの異常により、データの増加や欠落が生じたときで
も、それによる異常は、そのデータブロック内での異常
データの発生となるだけで、後のデータブロックに異常
が波及する虞れがなく、異常が局限されるので高信顛性
を与えることができる。

なお、この実施例では、第１図から明らかなように、デ
ータ圧縮側にコードセレクタ１３が設けられ、これによ
りＥＯＢコードの付加が行なわれるだけではなく、デー
タＤとして取り出されるデータを圧縮部１２からのコー
ド化データＣとするか、或いはコード化前のシリアルデ
ータＢとするかの選択が行なえるようになっており、こ
れに対応してデータ伸張側にもコードセレクタ２３が設
けられ、変換部２４に入力されるデータを伸張前のデー
タＦと伸張後のデータＧとに切換えられるようになって
いる。そして、これらのコードセレクタ１３．２３によ
る切換動作は、各データブロックの中で、予じめ設定し
たデータライン単位で行なわれるようになっている。例
えば、各データブロックごとに、その第１番目のライン
と第２番目のラインのデータについて設定した場合には
、データ圧縮側では、各データブロックの第１．第２ラ
インのデータについてはデータ圧縮が行なわれないまま
でデータ伸張側に伝送され、これに対応して、データ伸
張側では、各データブロックの第１．第２ラインのデー
タについてはデータ伸張を行なわないで変換部２４に格
納されていくことになる。

そして、この結果、この実施例によれば、階調画像デー
タによるデータ圧縮効率の低下を成る限度以下に抑える
ことができる。すなわち、階調画像データのうち、例え
ばテレビジョンカメラなどから得られるデータでは、そ
のディジタル化に伴なう量子化ノイズなどにより、各画
素データ間で下位ビットのデータに大きなばらつきを生
じているものがあり、このようなデータでは、本発明を
適用しても、各データブロックごとに、その下位ライン
のデータでは充分な圧縮効率が得られず、それどころか
圧縮効率が１．０以上に悪化してしまう場合が多い。

しかして、上記コードセレクタを用いた実施例によれば
、このような場合での下位ラインでのデータについては
、選択的に圧縮、伸張処理が行なわれないような制御が
行なわれるから、ぞのような階調画像データに対しても
常に所望以上のデータ圧縮効率に保つことができること
になるのである。

次に、上記実施例の各部の構成について、さらに詳細に
説明する。

まず、第９図は変換部１１の一実施例で、この図におい
て、１１１が第３図で説明したデータブロック記憶用の
メモリで、ＣＰＵ１６（第１図）によるリセットにより
、アドレス０から順次、画像データＡのパラレル書き込
みが可能な状態される。

画像データＡの書込は、リアルタイムコントローラ１７
　（第１図）からリードライト回路１１３にライト信号
が入力されることにより行なわれる。

ライト信号はメモリ１１１への画像データＡの入力と同
期して出力され、メモリ１１１をライトイネーブルにし
、チップセレクタ１１５によりメモリブロックのチップ
セレクト信号（Ｃ３ｏ〜Ｃ５？）を全てセレクト状態に
する。又、ライト信号の後エツジで、アドレス回路１１
２のアドレスをカウントアツプする。画像データが書込
まれている間はメモリ１１１からのデータの読み出しは
行なわないため、画像データＡはメモリ１１１内に第６
図の如きデータブロックとして記憶されている。

アドレスが指定番地に達すると、アドレス回路１１２は
アドレスをリセットしてＯ番地にもどすと同時に、ステ
ータスＦ／Ｆ　１１６をセットしてリアルタイムコント
ローラ１７に出力可能であることを知らせる。

メモリ１１１からのデータの読出しは、リアルタイムコ
ントローラ１７からリード・ライト回路１１３にリード
信号を出力することにより行なう。

そして、リード・ライト回路１１３はリード信号を受け
るとアドレス回路１１２にパルスを送り、これによりア
ドレス回路１１２はパルスの後エツジでアドレスをカウ
ントアツプする。

アドレスが指定アドレスに達すると、上記したように、
アドレス回路１１２はアドレスをリセットすると同時に
ラインカウンタ１１４をカウントアツプするが、このと
きステータスＦ／Ｆ　１１６はすでにセットされている
ため変化なく出力状態を示し続ける。

ラインカウンタ１１４はＬＳＢ　（最下位ビット）から
１ライン毎にカウントアツプし、チップセレクタ１１５
に出力すべきラインを出力する。

チップセレクタ１１５はラインカウンタ１１４からのデ
ータ値によりメモリ１１１のＣ３Ｏ〜Ｃ３？を切換え、
画像データを出力すべきメモリＩＣを指定する。

メモリ１１．１は第１０図に示す如く、例えば商品名Ｈ
Ｍ６１６７ＬＰとして知られているメモリＩＣ１１１ａ
−１１１ｈを用いた構成となっており、パラレル入力し
ブロック化したデータを、これらのメモリＩＣ１１１ａ
ないし１１１ｈを切換えることによりＬＳＢ側から順に
シリアルデータＢとして出力するようになっている。そ
して、ラインカウンタ１１４が設定した値（ここでは８
）に達するとステータスＦ／Ｆ　１１６をリセットし、
ステータスが入力状態を示すようにする。

以上の信号処理の結果、画像データＡは第７図に示すよ
うにしてシリアルデータ化され、シリアルデータＢが得
られることになる。

ところで、上記実施例では、処理すべき階調画像データ
が８ビツトの場合のもので、このため、変換部１１にお
けるメモリ１１１はデータの深さ方向も８ビツトのもの
となっている。

しかして、処理すべき階調画像データとしては８ビツト
に限らず、それ以外のビット数のものもある。

そして、上記実施例では、例えば階調画像データが８ビ
ツト以下のものであっても、データ伸張側での変換部２
４からのデータの取り出しビット数を、処理すべき階調
画像データのビット数に合わせるだけでそのまま適用可
能である。

しかしながら、このときには、データ圧縮側の変換部１
１のメモリ１１１の上位ビットには無関係なデータが存
在し、これがデータ圧縮されて伝送されることになり、
データ圧縮効率を低下させてしまう。

そこで、本発明の実施例としては、処理可能な階調画像
データの最大ビット数を、例えば８ビツトに想定した上
で、これに対応して変換部１１のメモリ１１１の深さ方
向のビット数を８ビツトのものに設定した場合に、さら
に８ビツト以下のビット数の階調画像データの処理に際
しても、余分なデータ圧縮処理が行なわれないようにし
、これにより常に高い圧縮効率が得られるようにしたも
のがあり、以下、この実施例について第１１図により説
明する。

この第１１図は第９図におけるラインカウンタ１１４と
チップセレクタ１１５、それにステータスＦ／Ｆ　１１
６を抜き出して詳細に示したもので、破線で囲んだ部分
の中のビットスイッチ１１４１と４個のインバータ、そ
れに１個のナントゲートがこの実施例で付加されたもの
である。なお、ここで、ラインカウンタ１１４は商品名
がＬＳ３９３として知られている４ビツトのカウンタが
用いられ、チップセレクタ１１５は商品名がＬＳ１３８
として知られている３ビツト入力・８選択出力のデコー
ダと８′個の負論理オアゲートで構成され、さらにステ
ータスＦ／Ｆ　１１６は商品名ＬＳ７４として知られて
いるフリップフロップが用いられている。

ビットスイッチ１１４１は任意に設定し得るようになっ
ており、図において左側から１ビツト、２ビツト、４ビ
ツト、そして８ビツトのそれぞれの設定値に対応してお
り、従って、図では４ビツトに設定しであることになる
。そして、このため、４ビツト目のライン、つまりメモ
リ１１１のメモ１ＪＩｃ１１１ｄ（第１０図）からデー
タが読み出され、次にメモリＩＣ１１１ｅに対する読み
出しに移るタイミングでラインカウンタ１１４の出力Ｑ
ｃが“Ｈ′になり、これによりラインカウンタ１１４は
０にリセットされ、同時にステータスＦ／Ｆ１１６もリ
セットされるので、メモリ１１１は次のブロックの書き
込みに変り、メモリ１１１の５ビツトから８ビツトまで
の読み出しは行なわれず、無駄なデータ圧縮をな（すこ
とができる。

なお、この第１１図で、信号ＷＥＰＳは、データへ〇書
込を制御する信号である。

ここで、上記した、圧縮部１２でのランレングスのオー
バーフロー防止のための、各ラインの最後における反転
グミロデータの付加のための一実施例を第１２図に示す
。

この第１２図の回路は変換部１１に含まれ、Ｆ／Ｆ１１
７と、４個のゲート回路で構成されたセレクタ１１８を
有しており、Ｆ／Ｆ　１１７はメモリ１１１からの信号
Ｄ　６　ｕ　ｔをリード信号の後エツジでラッチするた
め、その出力Ｑは、リード信号が発生する都度、その前
の期間の信号Ｄ０□の反転信号を出力するように動作す
る。一方、セレクタ１１８は、信号ＥＯＡＧＬにより選
択動作を行ない、この信号ＥＯＡＧＬが“Ｏ″のときに
は信号Ｄ　ｏｕｔをデータＢとして出力し、信号ＡＯＡ
ＧＬが“１′のときにはＦ／Ｆ　１１７のＱ出力をデー
タＢとして出力する働きをする。一方、この信号ＥＯＡ
ＧＬはアドレス回路１１２から出力されており、メモリ
１１１の最後のアドレスに達したときに“１″になる。

従って、この実施例によれば、第３図の変換部１１から
、その下に示しであるようなダミーデータｄを確実に出
力させることができ、圧縮部１２でのランレングスのオ
ーバーフローを簡単に防止でき、ランレングス符号化を
常に確実に得ることができる。

次に、第１３図にデータ伸張装置２の変換部２４の一実
施例を示す。

この第１３図に示した変換部２４は、基本的には第９図
に示したデータ圧縮側での変換部１１とほぼ同じで、メ
モリ２１１も第１０図の実施例における各メモリＩＣ１
１１ａ〜１１１ｈの入力Ｄｉｎと出力Ｄｏｕｔを入れ替
えたものとなっている。

この実施例の動作は次のとおりである。

まず、リセット信号により初期化されたあと、リアルタ
イムコントローラ２７　（第２図）から供給されるライ
ト信号によりシリアルデータＧの書き込みが行なわれる
。このときのライト信号は、シリアルデータＧに同期し
て与えられる。

このライト（Ｓ号はリード・ライト回路２１２に入力さ
れ、これによりアドレス回路２１２とメモリ２１１のＷ
Ｅ大入力パルスが供給され、アドレスが順次指定されて
書き込みが行なわれてゆ（。

なお、ラインカウンタ２１４、チップセレクタ２１５、
ステータスＩ・”／Ｆ２１６は第９図のデータ圧縮側の
変換部１１におけるラインカウンタ１１４、チップセレ
クタ１１５、そしてステータスＦ／Ｆ　ｌ　１６と同じ
である。

従って、この実施例によれば、第４図で説明したシリア
ルデータＧの各ブロックごとのパラレルデータへの変換
動作が確実に得られることになる。

ところで、このデータ伸張側の変換部２４にも・、処理
すべき階調画像データの画素ビット数に応じてメモリ２
１１のデータ深さ方向の設定が行なわれるようになって
おり、そのために第１４図に示すようにラインカウンタ
２１４が破線で囲ったように構成され、ビットスイッチ
２１４１によリラインカウンタ２１４のカウント出力の
うちの一つが、このビットスイッチ２１４１によって選
択して取り出され、それによってこのラインカウンタ２
１４がクリアされるようになっている。なお、このビッ
トスイッチ２１４１は、処理すべき階調画像データの画
素ビット数に対応して、第１１図に示したデータ圧縮側
でのビットスイッチ１１４１と同じビットに設定される
ようになっているのはいうまでもない。

ところで、これら第１１図と第１４図の実施例では、ビ
ットスイッチ１１４１．２１４１を用い、設定すべきビ
ット数が、１．２．４．８のいずれかに限られたものと
なっているが、コンパレータなどにより各ラインカウン
タ１１４．２１４の出力データ全体と比較してリセット
信号を取り出すようにしてもよく、このような実施例に
よれば１ビツトづつ任意に設定することができる。

なお、上記実施例では、第４図で説明したように、デー
タ伸張側での変換部２４におけるブロック化の完了時点
が、データ伸張部２２からのＥ０Ｂ検出信号によって決
められるようになっている。

従って、第１４図で説明した変換部２４でのデータ深さ
方向の設定は、必ずしも必須のものという訳ではない。

〔発明の効果〕

以上説明したように、本発明によれば、階調画像データ
を、その画素データの連続方向に、各画素データの同位
のビットづつ、順次取り出すことにより、２値のシリア
ルデータに変換した上でデータ圧縮するようにしたから
、ファクシミリ装置などで広（用いられている各種のラ
ンレングス符号化によるデータ圧縮技法をそのまま適要
でき、従来技術の欠点を除いて汎用ＩＣの利用によるロ
ーコスト化が充分に得られる上、高いデータ圧縮効率を
容易に得ることができる。

例えば、本発明の成る実施例によれば、８ビツトの階調
画像データに適用して１／１２以上のデータ圧縮効率を
得ることができ、伝送時間を大幅に短縮することができ
た。

【図面の簡単な説明】

第１図は本発明による画像データ圧縮方式の一実施例を
適用したデータ圧縮装置の一例を示すブロック図、第２
図は同じくデータ伸張装置の一例を示すブロック図、第
３図は本発明によるデータ圧縮処理の説明図、第４図は
同じくそのデータ伸張処理の説明図、第５図は階調画像
データを画素ビットの方向にみた場合のランレングス説
明図、第６図は本発明におけるデータブロックの説明図
、第７図は本発明におけるランレングスの説明図、第８
図は本発明におけるデータブロック化の説明図、第９図
は本発明におけるＰ／Ｓプロフク変換部の一実施例を示
すブロック図、第１０図はメモリの一実施例を示す回路
図、第１１図はデータ圧縮側でのメモリのデータ深さ設
定回路の一実施例を示す回路図、第１２図はダミーデー
タ発生回路の一実施例を示す回路図、第１３図は本発明
におけるＳ／Ｐブロック変換部の一実施例を示すブロッ
ク図、第１４図はデータ伸張側でのメモリのデータ深さ
設定回路の一実施例を示す回路図である。 １・・・データ圧縮装置、２・・・データ伸張装置、１
０，１５，２０．２５・・・インターフェース（１／Ｆ
）　、１１・・・Ｐ／Ｓブロック変換部、１２・・・デ
ータ圧縮部、１３．２３・・・コードセレクタ、１４．
２１・・・バッファメモリ　（Ｂ／Ｍ）　、１６．２６
・　・　・ＣＰＵ、１７゜２７・・・リアルタイムコン
トローラ、２２・・・データ伸張部、２４・・・Ｓ／Ｐ
ブロック変換部。 代　理　人　弁理士　弐　顕次部（外１名）第５図 第６図 ｐ夕へ出か万同 第７図 第８図 第９図 ｔアーγＡ 第１Ｏ図 第１Ｉ図 第１２図 第１３図 第７４図

Claims (8)

【特許請求の範囲】
1. （１）各画素が２ビット以上の所定のビット数のディジ
   タルデータで表わされている画像データのデータ圧縮方
   式において、上記画像データを各画素データの連続方向
   に、各画素データの同位のビットづつ順次取り出してシ
   リアルデータ化し、このシリアルデータ化した画像デー
   タに対してデータ圧縮処理を行なうように構成したこと
   を特徴とする画像データ圧縮方式。
2. （２）特許請求の範囲第１項において、上記シリアルデ
   ータ化が、上記画像データの所定画素数ごとに区切つて
   順次行なわれるように構成したことを特徴とする画像デ
   ータ圧縮方式。
3. （３）特許請求の範囲第１項において、上記シリアルデ
   ータ化が、マトリクス配列されたメモリ領域を有する記
   憶装置を用い、この記憶装置によるマトリクス状メモリ
   領域の各列ごとに上記画素データを格納し、ついでこの
   格納した画素データを各行ごとに、各画素データの下位
   ビットから上位ビットに向つて順次、読み出して行く処
   理で構成されていることを特徴とする画像データ圧縮方
   式。
4. （４）特許請求の範囲第３項において、上記記憶装置か
   らの画素データの下位ビットから上位ビットに向う読み
   出しが、この画素データのビット数と同じビット数に設
   定されるように構成されていることを特徴とする画像デ
   ータ圧縮方式。
5. （５）特許請求の範囲第１項において、上記データ圧縮
   処理がランレングス符号化処理であることを特徴とする
   画像データ圧縮方式。
6. （６）特許請求の範囲第５項において、上記ランレング
   ス符号化処理がモデフアイドハフマン法及びモデフアイ
   ドリード法のいずれかによる符号化処理であることを特
   徴とする画像データ圧縮方式。
7. （７）特許請求の範囲第５項において、上記シリアルデ
   ータ化が、上記ランレングス符号化処理で処理可能な最
   大ランレングス数と同じ画素数に達するごとに、その最
   後の画素のデータを反転させる機能を含むように構成さ
   れていることを特徴とする画像データ圧縮方式。
8. （８）特許請求の範囲第２項において、上記データ圧縮
   処理が付加的な符号発生機能を含み、上記シリアルデー
   タ化が上記所定数に達することに、それを表わす所定の
   符号が圧縮済データに付加されるように構成されている
   ことを特徴とする画像データ圧縮方式。