JPS6281763A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は新規なＭＯ８ＩＥ界効果トランジスタ（以下、
ＭＯＳＦＥＴと称する）および複数個のＭＯＳＦＥＴか
らなるＭＯＳ集積回路（以下。

ＭＯＳＬＳＩと称する）の製造方法に係り、特に微小チ
ャネル長をもつＭＯＳＦＥＴ、ＭＯＳＬＳＩに好適な製
造方法に関する。

〔発明の背景〕

ＭＯＳＦＥＴの重要な性能の一つにトランジスタのゲイ
ン定数βがある。これは電界効果移動度μＦＥ、ゲート
酸化膜容量ＣＯＸ、チャネル幅Ｗ　ａ　ｔ　ｆ、チャネ
ル長り。ｆｆにより一般に次式で表わされ、β＝μＦｔ
ｃｏｘＷｅｆｆ／　Ｌｅｆｆ　　　　＋・・・・・（１
）この値が大きければ大きい程、高速のスイッチング動
作が可能となる。

したがって、ゲイン定数βを増大してＭＯＳＦＥＴを高
性能化するためには、（１）式がられがるよう−に、μ
ＦＥ、Ｃｏｘ、　Ｗｅｆｆ　をそれぞれ大きくとり、Ｌ
ｅｆｆ　を小さくすればよいことがわかる。

μＦＥはチャネル領域の不純物濃度により、また、ＣＯ
Ｘはゲート酸化膜の膜厚により、各々決定される。そこ
で、βをより大きくするためには、Ｌｅｆｆ　を小さく
し、ｗｅｌｆｆ　を大きくしなければならない。これら
り。ｆｆ、　ＷｅｆｆはいずれもＭＯＳＦＥＴの構造定
数であって、設計上決まる量であるから、素子性能向上
を図るためには、従来構造のＭＯＳＦＥＴの構造自体を
設計変更する必要がある。

所で、第４図は従来の一般的なＭＯＳＦＥＴの要部構造
を示す図であり、１は例えばｐ形Ｓｉ基板、２は熱酸化
等により形成したゲート酸化膜、３は例えばＰを含む多
結晶ＳＬからなるゲート電極、４および５はそれぞれゲ
ート酸化膜２およびゲート電極３をマスクとして不純物
の乾式拡散又は不純物イオン打込みとその後の熱アニー
ルによって形成したソースおよびドレインである。この
構造のＭＯＳＦＥＴにおいて、構造定数のうちのＬｅｆ
ｆは図示のように、ソース４とドレイン５との間隔で定
義されるチャネル長であり、ゲート長をＬ９．ソース４
およびドレイン両不純物領域の横方向広がりをＸ党とす
れば、 Ｌａｆｆ＝Ｌ５　２Ｘａ　　　　　　　・・−（２）で
表わされる。

すなわち、ＭＯＳＦＥＴの性能を決める重要なパラメー
タであるチャネル長Ｌａｆｆはゲート電極の加工および
横方向拡散という２つのパラメータによって決まること
がわかる。したがって、ある性能のＭＯＳＦＥＴを得よ
うとする時に、それに要求されるＬａｆｆはゲート電極
の加工水準および不純物拡散領域の横方向広がり具合に
よって制限されるため、素子の大きさは自ずと決まって
しまう。その結果、この性能を維持したまま、より一層
の素子の微細化、高集積化を図ることは上記構造のＭＯ
ＳＦＥＴにおいては不可能であった。

このような問題点を解消するＭＯＳＦＥＴが特開昭５９
−６１９６５号公報において提案されている。

これは上記のようなＭＯＳＦＥＴのチャネル部分に集束
イオンビームを用いて部分的に不純物を高濃度に導入す
ることにより、前記パラメータに依存せずに、実質的な
チャネル長Ｌａｆｆ　を短かくし、高いゲイン定数βを
もったＭＯＳＦＥＴを得ようとするものである。

第５図は上記のＭＯＳＦＥＴの要部構成の代表例を示し
た断面図である。これは、例えば、ｐ形Ｓｉ基板１内に
設けられたＡｓ拡散層からなるソース４、ドレイン５の
間に集束イオン線を用いて、高濃度不純物層（この場合
、例えば０．１−幅の高濃度Ｂ打込み層）６を付加した
ものである。この高濃度不純物層６を付加することかに
より、前記チャネル長Ｌａｆｆは実質的に該高濃度不純
物層６の幅と等しくなるため、前述のゲート長Ｌ９に比
較して、チャネル長Ｌｅｆｆ　をはるかに短かくするこ
とができる。この理由は、従来のようにゲート加工や、
ソース、ドレインの横方向拡散によってチャネル長を決
める代りに、径０．１７ｍ以下の集束イオン線を走査す
ることによって、０．１−幅という微細な幅の不純物濃
度領域が制御できることによる。

ところが、ＭＯＳＦＥＴの重要な性能の−っであるしき
い値電圧Ｖｔｈの上記集束イオン線による高濃度不純物
層位置依存性を実験的に調べてみたところ、第６図に示
す結果が得られた。実験は加速電圧２０　Ｋ　ｅ　Ｖ、
イオンビーム径０．２庫の集束Ｂイオン線を、ゲート酸
化膜厚２０ｎｍ、Ｌｅ、ｆｆ　Ｏ，８４のＭＯＳＦＥＴ
のチャネル領域に走査して行なった。第３図によれば、
集束イオン線の走査位置が±０．１５１Ｍ以上変動する
と、しきい値電圧Ｖ　ｔ　ｈは±０．１Ｖ以上ばらつく
ことがわかる。しかしながら、集束イオン線における位
置合わせ方法、イオン線を走査する時の偏向歪み等から
考えて、集束イオン線の走査位置変動を±０．１５岬以
内に制御することは極めて困難である。その結果、素子
のしきい値電圧Ｖ　ｔ　ｈのばらつきは実際には±０．
３Ｖにも及んだ。

以上述べたように、第５図に示した新規な構造をもった
ＭＯＳＦＥＴは、第４図に示した従来の一般的な構造を
もったＭＯＳＦＥＴの特性が構造定数によって決定され
るという欠点を解消でき。

高性能化、高集積化を可能とする反面、ＭＯＳＦＥＴの
しきい値電圧Ｖ　ｔ　ｈのばらつきを制御しにくいとい
うＭＯ８ＬＳＩを構成する上で致命的となる問題点があ
った。

〔発明の目的〕

本発明の目的は、上述した第５図に示すような構造を有
する従来のＭＯＳＦＥＴのしきい値電圧Ｖｔｈのバラツ
キを抑制した高性能なＭＯＳＦＥＴを簡便に製造、実現
し得る半導体装置の製造方法を提供することにある。

〔発明の概要〕

本発明の半導体装置の製造方法は、上記の目的を達成す
るために、第５図に示した構造を有するＭＯＳＦＥＴの
チャネル領域に形成すべき微細な幅の高濃度不純物層６
をソース４とドレイン５間の中央にサイドエツチング技
術とイオン打込み技術を用いて自己整合的に形成するよ
うにしたものである。

以下、図面により詳細に説明する。

第１図は本発明の半導体装置の製造方法の主要工程構成
の代表的−例を示した図である。以下、第１図を用いて
本発明の半導体装置の製造方法を順を追って説明する。

第１図（ａ）は、シリコン基板１上に導電体あるいは絶
縁物被膜７を堆積し、該被膜７の所定の位置に、ＭＯＳ
ＦＥＴのゲート部に相当するパターンを後の工程で行な
うイオン打込みのマスクとなり得る材料を用い、第１の
マスク膜８として形成した状態を示す。

つぎに、第１図（ｂ）に示すように、異方性ドライエツ
チングを用いて、前記導電体あるいは絶縁物被膜７をエ
ツチングし、前記第１のマスク膜８の下面中央部下のみ
に所定幅の該被膜７が残るところまでサイドエツチング
する。

その後、第１図（ｃ）に示すように、前記第１のマスク
膜８をマスクとして基板１と反対導電形のイオン打込み
を行ない、基板１内にソース領域４、ドレイン領域５を
形成する。

ついで、前記第１のマスク膜８を除去した後、後の工程
でイオン打込みのマスクとなり得る第２のマスク膜９を
堆積させ、これをエツチングして平坦化し、前記導電体
あるいは絶縁物被膜７の上面を露出させたのが第１図（
ｄ）である。

その後、第１図（ｅ）に示すように、前記導電体あるい
は絶縁物層７を除去し、前記第２のマスク膜９に開孔部
１３を形成した後、この開孔部１３を介して前記基板１
に該基板と同一導電形のイオン打込みを行ない前記開孔
部１３の下の前記基板１内に高濃度不純物層６を形成す
る。

最後に、シリコン基板１上の前記第２のマスク膜９を除
去した状態が第１図（ｆ）である。この上にゲート酸化
膜、ゲート電極、ソース電極、ドレイン電極等を形成す
れば１本発明による半導体装置が得られる。

以上述べた本発明によれば、第５図に示した高性能ＭＯ
８ＦＥＴの製造において、高濃度不純物層６をソース４
とドレイン５との中央に自己整合的に形成することが可
能となる。その結果、集束イオンビームを用いた従来の
製造方法では実現の困難であった高濃度不純物層６のソ
ース４、ドレイン５間の高精度位置合せが可能となり、
従来の問題であったＭＯＳＦＥＴのしきい値電圧Ｖｔｈ
のバラツキを十分に制御でき、ＭＯＳＦＥＴの製造に適
用することが可能となる。

〔発明の実施例〕

以下、本発明を実施例によって詳細に説明する。

実施例　１ 第２図は本発明の半導体装置の製造方法の一実施例を示
す図であり、順を追って各工程ごとに説明する。

第２図（ａ）は、ｐ形、（１００）面、１０ΩＧのシリ
コン基板１上に膜厚５００人のＣｒ膜１０を堆積させ、
さらにその上にネガ型レジストＲＤ−２００ＯＮ　（日
立化成社商品名）を０．５−の厚さに塗布した後、電子
線リソグラフィにより、ゲート長０．３−のレジストゲ
ートパターン１１を形成した状態を示している。

つぎに、第２図（ｂ）に示すように、異方性ドライエツ
チングにより、Ｃｒ膜１０を基板１の表面までエツチン
グし、さらに横方向に２００％のオーバーエツチングを
行なうことによってＣｒ膜をサイドエッチし、上記レジ
ストゲートパターン１１の下面中央に線幅０．１ｕｍの
Ｃｒ細線１０を形成する。

その後、上記レジストゲートパターン１１をマスクとし
て、シリコン基板１にＡｓイオンを加速電圧５０ＫｅＶ
、打込み量２　Ｘ　１０”　ａｍ−”　（７）条件で打
込み、ソース４、ドレイン５の両頭域を形成した状態を
第２図（Ｑ）に示す。

ついで、第２図（ｄ）は、上記レジストゲートパターン
１１を除去し、９００℃、３０分間のアニールを行なっ
た後、バイアススパッタ法により、厚さ１虜にＳ　ｉｏ
２膜１膜製２積して表面を平坦化し、全面をドライエツ
チングによりＣｒ細線１０の表面が露出するまでバック
エツチングした状態を示す。

つぎに、第２図（ｅ）に示すように、混酸５Ｎ２（関東
化学社商品名）によりＣｒ細線１０をエツチングして除
去し、ＳｉＯ□膜１２膜幅２．１４の微小開孔部１３を
形成する。引き続き該開孔部１４を介してシリコン基板
１にＢイオンを加速電圧４０ＫｅＶ、打込み量８Ｘ１０
”■−２の条件で打込み幅０．１虜、　−深さ０．１５
７ｆｆｉの高濃度不純物層６を形成する。

最後に、上記５ｉｎ２膜１２を除去した後、ドライ酸化
により、厚さ２０ｎｉのゲート酸化膜２を成長させ、ゲ
ート電極材料の多結晶シリコン膜３を厚さ０．３−に被
着し、リンを導入後、フォトリソグラフィあるいは電子
線リングラフィによってゲート加工を行ない、ＭＯＳＦ
ＥＴを完成させた状態を第２図（ｆ）に示す。

上記工程で完成したＭＯＳＦＥＴのしきい値電圧Ｖｔｈ
のバラツキは、設定値の０．５ｖから±０．０５Ｖの範
囲におさめることができ、従来の集束イオンビームを用
いた製造方法によるものと比較して、そのバラツキは１
／６になった。しかも、高濃度不純物層の無い、従来構
造のＭＣ）ＳＦＥＴに比べてゲイン定数は約２倍、ドレ
イン耐圧は約１．５倍に向上しており１本発明の半導体
装置の製造方法によっても第５図に示した構造のＭＯＳ
ＦＥＴの特徴は叫なわれないことがわかった。

実施例　２ 第３図は本発明の他の実施例を示す図であり、各工程ご
とに順を追って説明する。

まず、ｐ形、（１００）面、１０Ω■のシリコン基板１
の表面に１０００℃、２０分間のドライ酸化により厚さ
２０ｎｍのゲート酸化膜２を成長させ、その上にゲート
電極材料である多結晶Ｓｉ膜３を０．３１Ｍの厚さに被
着し、これにＰＯＣＩ！３を拡散源としてＰを拡散する
。その後、膜厚５００人のＣｒ膜１０を被着し、該Ｃｒ
膜１０の上に電子線リングラフィによりゲート長に相当
した幅０．３７ｆｆｉのレジストパターン１１を形成し
た状態が第３図（ａ）である。

つぎに、第３図（ｂ）に示すように、実施例１と同様の
工程で、前記レジストパターン１１をマスクとして異方
性ドライエツチングにより下地Ｃｒ膜１０をエツチング
し、さらに２００％のオーバーエツチングを行なうこと
によって、上記レジストパターン１１の中央に線幅０．
１−のＣｒ細線１０を形成する。

つづいて、上記レジストパターン１１をマスクとして異
方性ドライエツチングにより下地多結晶Ｓｉ膜３および
ゲート酸化膜２を該レジストパターン１１と同形に加工
して前記基板１の表面を露出させた後、全面にＡｓイオ
ンを加速電圧５０ＫｅＶ、打込み量２　Ｘ　１０”　ａ
ｐｒ−２の条件で打込み、ソース４およびドレイン５の
領域をシリコン基板１内に形成した状態を第３図（ｃ）
に示す。

つぎに、第３図（ｄ）は上記レジストパターン１１を除
去し、９００℃、３０分間のアニールを行なった後、バ
イアススパッタ法によって全面にＳｉＯ□膜１２を１虜
の厚さに堆積して表面を平坦化し、ドライエツチングに
よってＣｒＪｌｌＩ線１０の上線動０出するまで該Ｓ　
ｉ　Ｏ２膜１２をバックエツチングした状態を示す。

ついで、第３図（ｅ）に示すように、混酸５Ｎ２（関東
化学社製）によりＣｒ細線１０をエツチング除去し、Ｓ
ｉｎ、膜１２内に幅０．ＩＩＭの微小開孔部１３を形成
し、引き続いて、該開孔部１３を介してシリコン基板１
にＢイオンを加速電圧１５０ＫｅＶ、打込み量８　Ｘ　
１０”　ａｒｒ−”の打込み条件で打込み、基板１内に
高濃度不純物領域６を形成する。

最後に、上記ＳｉＯ２膜１２を除去し、ＭＯＳＦＥＴを
完成させた状態を第６図（ｆ）に示す。

上記工程で完成させたＭＯＳＦＥＴに関しても実施例１
の場合と同程度のしきい値電圧ｖｔｈのバラツキ、ゲー
ト定数、ドレイン耐圧などの結果を得た。

〔発明の効果〕

以上の実施例に示したように、本発明によれば、ＭＯＳ
ＦＥＴのチャネル部において、ソースとドレインの間の
中央に自己整合的に高濃度不純物層を形成できるので、
従来の集束イオン線によるイオン打込みでは困難であっ
た高精度の位置合わせが可能となった。その結果、ＭＯ
ＳＦＥＴのしきい値電圧Ｖｔｈのバラツキを実用に耐え
得る程度に小さく抑制して、本構造のＭＯ８ＦＥＴ本来
の高性能を実現できるようになった。従って、従来に比
較して、ＭＯ５ＬＳＨの高密度化、窩信頼性化が可能に
なるため、その技術的効果は非常に大きい。

【図面の簡単な説明】

第１図は本発明の半導体装置の製造方法の概念を説明す
る図、第２図、第３図は本発明の実施例を示す工程図、
第４図は従来の一般的ＭＯ８ＦＥＴの要部構造説明図、
第５図は本発明の対象とする従来の高性能ＭＯ８ＦＥＴ
の要部構造の代表的−例を示す断面図、第６図は第５図
に示した構造のＭＯＳＦＥＴの問題点を説明するための
図である。 図において、 １１０．基板　　　　　　　２・・・ゲート酸化膜３・
・・ゲート電極　　　　４・・・ソース５・・・トレイ
ン　　　　　６・・・高濃度不純物層７・・・導電体あ
るいは絶縁物膜 ８．９・・・イオン打込みマスク用材料層１０・・・ク
ロム膜　　　　　１１・・・レジストパターン１２・・
・シリコン酸化膜

Claims (1)

【特許請求の範囲】
1. （１）少なくとも一導電型の半導体基板の所定領域に該
   基板結晶と逆導電型の不純物をイオン打込みしてソース
   、ドレイン領域を形成する工程と、上記ソース、ドレイ
   ン領域間のチャネル領域に該ソース、ドレイン領域と接
   することがなく、かつ上記基板結晶と同一導電型で、少
   なくとも該基板結晶よりも高濃度の不純物領域を設ける
   工程とを含む半導体装置の製造方法において、前記基板
   の前記ソース、ドレイン領域側の表面上に次工程で形成
   する第１のマスク膜と前記基板に対して選択的にエッチ
   ングすることが可能な材料からなる第１の被膜を形成す
   る工程と、上記第１の被膜上のゲートに相当する領域上
   にイオン打込みに対してマスクとなり得る材料からなる
   第１のマスク膜を形成する工程と、上記第１のマスク膜
   をマスクとして上記第１の被膜のみを該被膜の膜厚方向
   にエッチングすると共にさらに横方向にサイドエッチン
   グし、該第１のマスク膜下の中央にのみ所定幅の該第１
   の被膜を残す工程と、少なくとも上記第１のマスク膜を
   含む前記基板領域全面にイオン打込みをしてソース、ド
   レイン領域を形成する工程と、上記第１のマスク膜を除
   去した後、イオン打込みに対してマスクとなり得る材料
   からなり、かつ前記第１の被膜を選択的にエッチングす
   ることが可能な第２のマスク膜により該基板上に残存す
   る前記第１の被膜以外の該基板領域上を覆う工程と、上
   記第１の被膜を除去し、上記第２のマスク膜に開孔部を
   設ける工程と、少なくとも上記開孔部を含む上記第２の
   マスク膜全面にイオン打込みを行ない、該開孔部を介し
   て前記基板内に前記高濃度不純物層を形成する工程とを
   含むことを特徴とする半導体装置の製造方法。