JPS628239A - メモリ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はメモリ集積回路に関する。

（従来技術とその問題点） 従来のメモリ集積回路の機能ブロックを第１５図に示す
。

従来のメモリ集積回路の機能は次のよう彦ものであった
。コントロール端子群１内に含まれる複数本のアドレス
信号線に０もしくは１の信号を供給することによって、
アドレスバス２にアドレス情報を伝送し、それによって
アドレスデコーダ３を動作させて工ないし複数個のあら
かじめ定められた個数のメモリセルをメモリアレイ４の
中から選択し、そのあとそれらの１々いし複数個のメモ
リセルに対してデータバス５を用いた読み出し動作もし
くは書き込み動作を実行する。これは単純な機能である
が、この単純さの由に、従来のメモリ集積回路は７オン
ノイマン型計算機の記憶装置として用いた場合に、汎用
性を提供することができた。つまりマシンコードや単純
変数、配列等の単純な構造のデータなどの記憶に適した
構造であった。しがし々から、複雑な構造を有するデー
タの記憶は、単一の回路としては不可能であって、記憶
された情報の意味に関して、あらかじめそのデータを使
用するソフトウーアとの間で、一定の規則を設定して憧
くこと罠よってのみ可能となっているにすぎない。また
、従来のメモリ集積回路を用いて記憶された情報をその
データ構造に忠実な方法によって抽出するためには、複
雑なアドレス計算が必要であり、ユーザンフトウーアあ
るいは使用言語プロセッサにおいて大きな負担と彦り、
かつ全体の計算処理速度の低下及びメモリ資源の使用効
率の低下をもたらすという欠点があつ几。

（９，明の目的） 本発明の目的は、このよう々従来のメモリ集積回路の欠
点を除去する之めに、木構造のデータを、効率良く記憶
し、かつ読み出すことが可能なメモリ集積回路を提供す
ることにある。

（発明の構成） 本発明は、１個もしくは複数個のアドレスレジスタと１
個もしくは複数個のオフセットレジスタと各ワードに対
応したアドレス／非アドレスデータ識別の念めのフラッ
グを有し、かつ、アドレスデコーダの出力によって選択
された当該のワードに対応する前記フラッグの立つ几状
態及び降９を状態のあらかじめ定められたそのいずれか
の状態に対して、前記の選択されたワードがら、前記の
アドレスレジスタにデータを送出し、かつ前記データと
、前記オフセットレジスタにあらかじめ蓄積されている
オフセットデータとの間のあらかじめ定められた演算に
よって新しいアドレスデータを算出し、かつ前記の新し
いアドレスデータをアドレスデコーダに送出することに
よって再びワード選択を行ない、一方、前記の状態と相
反する状態に対して、外部からの書き込み動作及び読み
出し動作の指定に従って、前記の選択されたワードへの
データの書き込み動作及び前記の選択されたワードから
のデータの読み出し動作の両方もしくは一方を実行する
ことを特徴とするメモリ集積回路である。

Ｃａ１１発明の作用・原理） 次に本発明の作用・原理について説明する。第１図は本
発明のメモリ集積回路の作用・原理を示す機能ブロック
図である。本発明のメモリ集積回路は第２図に示すよう
な木構造のデータを蓄積するのに適したメモリ集積回路
であるので、第２図との対比によって作用・原理を示す
。第２図は一般の木構造の中の各階層のうち、第（Ｋ−
１）階層第ｎ′番のノード１工とそれに連結する第に階
層を抽出して示した概念図である。非アドレスデータは
枝の終端、即ち、例えば第２図の・で示した第に階層第
ｎ番のノード１４に記憶され、−１枝の終端で力いノー
ド、即ち、例えば第２図の○で示した第に階層第０番の
ノード１２においてはさらに下の階層への連結のｔめの
情報即ちアドレスデータが記憶される。この・と○の区
別を示すための情報を記憶する機能を有するのがアドレ
スデータ／非アドレスデータ識別フラッグであり、第１
図には、それらの一部として、第（Ｋ−１）階層ｄ番の
ノードに対するワード１７（以下、第（Ｋ−１）階層第
ｎ′番ワードと称する。）に対応するアドレスデータ／
非アドレスデータ識別フラッグ１５（以下、第（Ｋ−１
）階層第ｎ′番フラッグと称する）と第に階層第ｎ番の
ノードに対するワード１８（以下、第に階層第ｎ番ワー
ドと称する。）に対応するアドレスデータ／非アドレス
データ識別フラッグ１６（以下、第に階層第ｎ番フラッ
グと称する。）を示す。尚、フラッグの値として同図で
は２進数１桁を仮定し、′″１″をアドレスデータに　
＠　Ｑ　ｎを非アドレスデータに対応させているが、こ
れは単に説明のためだけであり、逆の定義、あるいは複
数のビットを用いる場合も本質的に同等であって当然、
本発明に含まれる。

このような木構造を有するデータにアクセスするために
は各階層において第何番のノード（第に階層に対するこ
の値を以下、ｎＫと称する。）を選択するかを指定しか
ければ々ら々い。このｎＫの値を蓄積するレジスタがオ
フセットレジスタ１９である。本発明の特徴は、アドレ
スデータ／非アドレスデータ識別フラッグ１５の第１の
状態に対応して制御回路（制御回路は本発明の原理に関
して本質的でなく、かつ図を不必要に繁雑にするので同
図には表示していがい）ｔ−起動し、当該ワード１７か
ら演算回路２０へ到る経路を導通し、前記オフセットレ
ジスタ１９内の値、ｎＫとの間のある定められ几一定の
２項演算によって下の階層への連結のためのアドレス情
報を算出し、直ちにその結果をアドレスデコーダに送出
し、以下上記の動作を高速に繰り返すことによって木構
造を上がら下へ高速忙選択する機能を有することである
。アドレスレジスタ２１は尚該ワード１７からのアドレ
スデータを演算回路２０へ送る際のタイミングを調整す
るためのバッファであるが、複数個のオフセットレジス
タを用いる構成等においてはタイミング調整を行々う必
要のない構成を実現することも可能である。従ってアド
レスレジスタ２１２含−４々い回路構成も当然本発明に
含まれる。従来のメモリ集積回路の単純な読み出し、書
き込みの機能に、上記の機能を付加することによって木
構造データを高速に記憶し、読み出す機能分有するメモ
リ集積回路の実現が可能と力る。

（実施例） 以下、本発明の実施例について図面を参照して詳細に説
明する。

第３図は本発明の一実施例のメモリ集積回路の機能ブロ
ック図である。

本実施例でＦｉ５個のアドレスレジスタ２１と５個のオ
フセットレジスタ１９を有している。各アドレスレジス
タ２１と各オフセットレジスタ１９に示しである名前（
８８、８！３’、　８８’、　８８”’、ＡＤ。

ＫＣＵＲ，に、ＫＲＥ８Ｔ、Ｎ、ＮＲＢＳＴ）ｌｄそれ
ぞれの主たる使用の仕方如対して区別する定めの便宜的
な名前である。その他、処理を簡便化するためにエラ一
番号格納用レジスタ２２、最小リスト長格納レジスタ２
３、新規リストの要求リスト長格納用レジスタ２４、空
すスト木の先頭アドレス格納レジスタ２５、制御用カウ
ンタレジスタ２６の５個の補助レジスタとバイパスバス
２７を具備している。尚、第１図の演算回路２０は制御
回路８の中に含めている。バイパスバス２７はアドレス
レジスタ２１の中のアドレスデータがそのまま新しいア
ドレスデータとして使用可能々場合に不用な、オフセッ
トレジスタ１９の中のデータとの間の２項演算を省略し
てデータへのアクセス時間を短縮するためのものである
。木構造を実現するためにメモリアレイ２８の中のワー
ド及びアドレスデータ／非アドレスデータ識別フラッグ
３０は第４図に示すような同一の構造（リスト構造と称
する。）に分割する。木構造内の同一階層のノードはす
べて連続したワードに記憶するのが望ましいが枝の新た
な追加や、消去を繰シ返すうちに、新規リストの要求リ
スト長格納用ワード２５に格納されている語長の連続し
たワードの領域が未使用中のメモリの中に存在しなくな
ることがある。第４図のリスト構造は、木構造内の同一
階層のノードを論理上連続させる之めに複数のリストを
ポインタによって連結しているものである。第０番目の
ワード、先頭のリストの先頭アドレス格納ワード３１は
これらの複数の連結したリストのうちの最初のリストを
、その先頭アドレスによって指定するためのものである
。第１番目のワード、１つ前のリストの先頭アドレス格
納ワード３２は同一階層のノードを逆向きに分析する際
に用いる。第２番目のワード及び第３番目のワードはそ
れぞれ当リストの大きさ格納ワード３３及び当リスト中
の使用中ワードの大きさを格納するワード３４であシ、
それぞれ当リストに二っτ記憶し得る最大のノード数及
び現時点で使用中のノード数を記憶するためのものであ
る。第４番目のワード、１つ次のリストの先頭アドレス
格納ワード４６は、同一階層のノードを順方向に分析す
る際に用いる。第５番目のワードから下の複数のワード
には当リスト中の使用中ワード３５と未使用中ワード３
６が位置しており実際の木構造及び記憶データはこの領
域の情報に依存する。

次に上記の構造を有するメモリ集積回路の実際の動作を
説明する。外部との信号及びデータのやシとりはそれぞ
れ第３図に示した入出力制御ポート３７と入出力データ
ボート３８の組み合わせを用いて、シリアルなコマンド
形式で行かう。即ち、これらのボートにあらかじめ定め
られた個数の、あらかじめ定められた値のデータを、あ
らかじめ定められた順序で入力することによって１デー
タの書き込み、読み出し等の動作を行なわせる方式であ
る。本実施例におけるコマンドはＩ、Ｗ、Ｒ。

Ｄ、Ｃ，８，Ｈの７種類である。それぞれの入力形式と
機能を以下説明する。

くエコマント・・・入力形式：Ｉ、ｄ＞このコマンドは
本発明のメモリ集積回路内のメモリアレイ２８及びアド
レスデータ／非アドレスデータ識別フラッグ３０の中の
内容を初期化する。

ｄｉ入力数値データで最小リスト長を指定し、最小リス
ト長格納ワード２３に格納する。初期化され念データ構
造を第５図に木構造で示す。データ木４０は非アドレス
データ用のノード１個のみからなる。ディレクトリ木３
９はデータ木４０の階層を制御する友めに用いられ、初
期化時点ではデータ木４００階層の深さはＯであるので
第０番のノード４２のみが用いられている。枝の数は最
小リスト長によって規定される。メモリアレイ２８内の
その他のワードはすべてひとまとめにして空すスト木４
１に結合しておく。

〈Ｗコマンド・・・入力形式：　ｋ　＊　”１　ｔ　”
２ｖ　”’＋”ＪｐＷｔ　ｄ＞書き込みコマンドである
。ｋは前回のメモリアクセスの際に用いた木の階層の第
に階層まで同じ枝を選択することを意味する。これは処
理の高速化のためである。具体的にはディレクトリ木３
７の第にノードが指定するアドレスを用いる。ｎ、。

”２ｙ・・・、すけそれぞれ第（ｈ＋１）階層、第（ｋ
＋２）階層、・・・、第（ｋ＋ｌ）階層において第ｎ。

ノード、第ｎ、ノード、・・・、第ｎｉｌノードを選択
することを指定する。枝の選択の過程で存在しかい枝を
選択しようとした際には新た力枝の追加を意味すると解
釈して空すスト木４１の中の一部を切り出してこの目的
に用いる。具体的には切り出したい部分のアドレスデー
タ／非アドレスデータ識別フラッグとアドレス値を高速
に動的に書き変える。

ｄは第６図に示すように（ｋｙｒｌｌ＋ｎ２ｔ”・＊ｎ
７）によって上記のように指定された枝の先端４３に書
き込むデータである。この枝が先端でない場合、即ちア
ドレス／非アドレス識別フラッグがアドレスを示してい
る場合は不合理な動作要求として、対応するエラ一番号
をエラ一番号格納用レジスタ２２に書き込み、適当がタ
イミングにおいて、その値及びエラーであることを示す
情報をそれぞれ入出力データボート３８及び入出力制御
ボート３７に出力する。

くＲコマンド・・・入力形式：　ｋ　、　ｎ、、　ｎｚ
、　・、　ｎｌ、Ｒ＞読み出しコマンドである。動作の
概略を第７図に示す。ｋ＋ｎ＋＋’１２＋・・・、ｎＪ
の意味はＷコマンドの場合と同じである。友だし、Ｗコ
マンドでは枝の選択の過程で存在しない枝を選択しよう
とした場合には新たな枝の追加を要求するとしたがＲコ
マンドの場合はエラーとする。エラー？起こさずに先端
の枝を選択しｔ場合にはそのワードの値を入出力データ
ボート３８に出力する。

くＤコマンド・−・入力形式＋＋　ｋ　、　ｎｔｐ　ｎ
ｔｐ　”・、　ｎｌ、Ｄ、　ｄ＞（ｋ、ｎＩ、・・・、
ｎｚ）で指定されるノードのアドレスデータ／非アドレ
スデータ識別フラッグが非アドレスデータを示すときは
Ｗコマンドと同じ機能である。上記フラッグがアドレス
データを示すときの動作を第８図に木構造（、）と対応
するメモリ集積回路内のデータ構造（ｂ）Ｋよって示す
。（ｋｙｌｌｌ＊Ｊｔ・・・、ｎｚ）で指定されるノー
ドＡ４３の下に配置されている木４４金切り捨てて、即
ち、同図のＡ′に示すように空すスト木４１に結合し、
（Ｊｎｌｐ’Ｇ＊・・・。

ｎｌ）で指定されるノードＡ４３自体にはデータｄを書
き込む。

くＣコマンド・・・入力形式：に＊”Ｉｅｎｔｔ・・・
、す、ｃ＞（ｋ＊”ｌｙ”２ｙ・・・、ｎｌ）で指定さ
れるノードのアドレスデータ／非アドレスデータ識別フ
ラッグが非アドレスデータを示すときは０１アドレスデ
ータを示すときはその下に配置するリストの長さを人出
カポート３８に出力する。マ几指定されたノードがまだ
未定義であるときは初期値Ｏの非アドレスデータとして
定義する。

（Ｓ：Ｉ−Ｆンド・・・入力形式：　ｋ、ｎ７．　”・
ｔ”１ｌｒｓｅ”ｏｒ”′〉第９図に示すように（ｋ、
’！＋”２＊・・・ｎｌ）で指定されるノード４３の下
に配置している木４４を一度切り離し、かわりに長さく
　ｎｏ　＋　１　）のリストを（ｋ。

”Ｉ！”２Ｆ・・・、ｎｚ）で指定されるノード４３の
下に新たに作り、その中の第ｎ′番のノード４５の下に
先程切り離し九本４４ｆｔ結合する。

〈Ｈコマンド・・・入力形式：　ｋ、ｎｌ、・−、ｎｌ
、Ｈ，ｎ’＞前述の８コマンドの逆である。即ち（ｋ＋
”ｌ＊・・・。

ｎ６）で指定されるノード４３の下に配置している木の
うち、第ｎ′番以外の木をすべて捨て、第ｎ′番の木を
（ｋ＋’ｌ＊・・・、ｎｌりで指定されるノードに結合
する。

以上説明したようなコマンドの組み合わせによって、一
般の木構造のデータをメモリアレイ２８の使用効率を最
大に保ったまま、記憶、読み出しを行々うことができる
。これらのコマンド内での実際の処理はアドレス計算が
その大部分を占め、第１図に示すよう々構造の、本発明
のメモリ集積回路を用いることによって、木構造のデー
タの記憶・読み出しを高速に実行する機能において卓絶
し之効果を発揮するものである。コマンドの組み合わせ
の１例として、第１０図に示した一連のコマンドの実行
について説明する。また、第１１図にこれらのコマンド
のうちで、データ構造を変化させるもの（Ｗコマンド等
）の実行後のデータ木の構造を示す。図中の黒丸のわき
の数値は蓄積されているデータ値を示す。まず第１０図
の第１コマンド（Ｉコマンド）の実行によってリストサ
イズを７に指定し、木構造を初期化する。この時点での
データ木の構造は第１１図（１）に示される。メモリの
大きさを５０とした場合の実際のデータの格納状態を第
１２図に示す。次に第１０図の第２コマンド（Ｗコマン
ド）によって第１階層の第０ノードの下の第２階層の第
Ｏノードに値８を格納する。これは言わば分類番号［０
−ＯＪに値８を対応させたことに相当する。この時点で
のデータ木の構造は第１１図（２）に示している。この
コマンドの実行においてｔ／ｉ５個の連続したデータが
入力される。第１データはに＝０であり、データ木の頂
上から分析することを示している。しかし１第１１図（
１）に示したようにエコマント実行後には第０階層だけ
しか定義されていないから、第２コマンドの第２データ
が、Ｗコマンドを指定するデータで々い（ここでは０で
ある）ことにより、本実施例においてはディレクトリ木
に蓄積された情報をもとにして空すスト木から最小リス
トサイズ（＝７）のリストを切り出して第０階層の下に
接続する。この動作は第２データが入力されｔのち、第
３データが入力されて処理されるまでの時間内になされ
る。この動作はＷコマンドが入力されるまで（第２コマ
ンドにおいては第４データが入力されるまで）繰り返さ
れる。そしてＷコマンドの次に入力されるデータを、現
在まで動的に作成した枝の先端に蓄積すべき非アドレス
データとして記憶する。この時点での実際のデータの格
納状態を第１３図に示す。第１０図第３コマンドは第２
コマンドにおけるデータを読み出すためのコマンドであ
り、Ｒコマンドが入力されるまでの間、即ち第１０図第
３コマンドにおいては第２〜第３人カデータに関して枝
の識別が行われる。その際に本実施例においては、本発
明のアドレスデータ／非アドレスデータ識別フラッグ（
第３図３０）が有効に用いられデータの入力と平行して
アドレス計算が高速になされる。第１０図においては以
下、し、第６コマンドによって第２階層第１ノードの下
の第２階層第１ノードに値６を書き込み、第７コマンド
によってそれを読み出している。この時点において分類
コード（０−０）に数値８、分類の時点でもし分類コー
ド（０）の下の細分コード（−〇）及び（−１）がもは
や必要々〈なり、分類コード（０）に数値９を対応させ
るようにデータ構造を変更することが必要となった、と
想定し之場合のデーコマンド及び第２１コマンドはデー
タ構造が不明に々うた際にその構造を知るためのコマン
ド（Ｃコマンド）である。第１１コマンドは分類コード
の先頭に新たに大分類コードを追加する際に使用するも
ので今までの分類コード（０）及び（１）Ｆｉそれぞれ
大分類コード２が先頭に追加されて（２−０）及び（２
−１）と変更される。以後、第１７コマンドの実行後ま
でに分類コードとしては第１１図（６）ニ木構造に！−
，て示ｆｊうに、　（０）　、　（１）　、（２−０）
。

（２−１）　、　（３１、（４）が定義される。この時
点の実際のデータの格納状態を第１４図に示す。第２０
コマンドは第１１コマンドの逆であって、大分類コード
（０１〜（４）を削除するためのものである。この実行
以上の説明かられかるように本実施例においてはこれら
のコマンドの組み合わせによって任意の木構造データの
作成、データの記憶、データの読み出し、データの変更
、データ構造の変更が容易九行なえる。本実施例では説
明を簡素化するため九本構造として大きさの小さいもの
ををり上げたが、本発明の構造のメモリ集積回路は、集
積度がより高く、従ってより複雑な構造の大量のデータ
を堰り扱う場合にむしろ有効である。即ち、例えば分類
コードの階層が数十〜数百となった場合に、従来のメモ
リ集積回路では、ソフトウーアの助けを貸り、かつ非効
率的な方法（即ち、アドレスデータｔ−屯り出し、それ
にオフセットデータを加えてその結果の値を再びアドレ
スとして、以上の計算を繰り返すという過程を一般のデ
ータと同様の取り扱いによって実現するという方法）で
しか達成できないのに対し、本発明の構造のメモリ集積
回路においては、上記の分類コードの時系列的な入力と
平行してオンチップで高速に実行することができ、デー
タベースの構築、運用等の際に卓絶し主機能を達成する
ものである。

尚１本実施例である第３図における補助レジスタ２２〜
２６や、機能として定義されているコマンドは本発明に
おいては本質的ではなく、従って、他のレジスタ構成や
処理機能を用いることも可能である。従って、第１図に
示し几ような本発明の原理を用いたメモリ集積回路はす
べて、当然、本発明知合まれる。

（発明の効果） 本発明によれば、木構造のデータを高速に記憶しかつ読
み出し、かつメモリアレイの使用効率の良いメモリ集積
回路を構成することができ、このメモリ集積回路を用い
た計算機システムを構成することによって複雑なデータ
構造をもつ一般のデータの処理能力の向上に卓絶した効
果を発揮するものである。

【図面の簡単な説明】

第１図は本発明の原理を示す機能ブロック図である。第
２図は、本発明の原理を用い九メモリ集積回路を用いて
記憶・読み出しするのに適している木構造のデータの一
部を示す概念図である。第３図は本発明を用いたメモリ
集積回路の一実施例の構成を示す機能ブロック図である
。第４図は上記実施例におけるデータの最小構成部のデ
ータ構造を示す概略図である。第５図は上記実施例にお
けるデータの初期化時の構造を木構造で示した概念図、
第６図は書き込み時の動作を木構造で示し次概念図、第
７図は読み出し時の動作を木構造で示した概念図である
。第８図は上記実施例において木構造データの一部を捨
てる際のデータ構造の変化を木構造とメモリ内ワード構
造の両者で示した図である。第９図は上記実施例におい
て木の一部の階層を変化させるコマンド（Ｓコマンドと
Ｈコマンド）の動作を木構造を用いて示す概念図である
。第１０図はコマンド列の一例である。第１１図は第１
０図のコマンド列の実行によるデータ木の木構造の変化
を示す概念図である。第１２．１３゜１４図は第１０図
の第１、第２及び第１７コマンド実行後のデータの格納
状態をそれぞれ示す図。 Ｗ、１５図は従来のメモリ集積回路の構成を示す機能ブ
ロック図である。 １・・・コントロール端子群、２・・・アドレスバス、
３・・・アドレスデコーダ、４・・・メモリアレイ、５
・・・データバス、６・・・コントロールバス、７・・
・入出力データ端子群、８・・・制御回路、９・・・入
出力データバス、１０・・・入出力コントロールバス、
１１・・・第（Ｋ−１）階層第ｎ′番のノード、１２・
・・第に階層第０番のノード、１３・・・第に階層第１
番のノード、１４・・・第に階層第ｎ番のノード、１５
・・・第（Ｋ−１）階層第ｎ′番のノード忙対するワー
ドに対するアドレスデータ／非アドレスデータ識別フラ
ッグ、１６・・・第に階層第ｎ番のノードに対するワー
ドに対するアドレスデータ／非アドレスデータ識別フラ
ッグ、１７・・・第（Ｋ−１）階層第ｎ′番のノードに
対するワード、１８・・・第に階層第ｎ番のノード忙対
するワード、１９・・・オフセットレジスタ、２０・・
・演算回路、２１・・・アドレスレジスタ、２２・・・
エラ一番号格納用レジスタ、２３・・・最小リスト長格
納レジスタ、２４・−・新規リストの要求リスト長格納
用レジスタ、２５・・・空すスト木の先頭アドレス格納
レジスタ、２６・−・制御用カウンタレジスタ、２７・
・・バイパスバス、２８・・・メモリアレイ、２９・・
・アドレスデータラッチ、３ｏ・・・アドレスデータ／
非アドレスデータ識別フラッグ、３１・・・先頭のリス
トの先頭アドレス格納ワード、３２・・・１つ前のリス
トの先頭アドレス格納ワード、３３・・・当リストの大
きさ格納ワード、３４・・・当リスト中の使用中ワード
の大きさを格納するワード、３５・・・当リスト中の使
用中ワード、３６・・・当リスト中の未使用中ワード、
３７・・・入出力制御ボート、３８・・・入出力データ
ボート、３９・・・ディレクトリ木、４０・・・データ
木、４１・・・空すスト木、４２・・・ディレクトリ木
の第０番ノード、４３・・・（ｋ＋”ｌ、ｎ２ｐ・・・
、ｎ７）！’（よって指定されるノード、４４・・・（
ｋ、ｎ！。 ”ｌ＋・・・、ｎｚ）によって指定されるノードの下に
配置されている木、４５−　（ｋ、ｎｌ、ｎｚ、−、ｎ
ｌ、ｎ’）で指定されるノード、４６・・・１つ次のリ
ストの先頭アドレス格納ワード、４７・・・第に階層最
大番のノード。 代理人弁理士　内　原　゛　晋Ｊ。 多　　１　　図 半　　３　　図 ３０、アトしステータ７１げドしスラーター眼】リフ？
、’、　’！　７　ｒ＋多　　５　　図 多　　７　　図 亭　　８　　　図 θ入電“〃テニタボート 不　　１１　　　図 半　　１５　　　図

Claims (1)

【特許請求の範囲】
1. （１）１個もしくは複数個のアドレスレジスタと１個も
   しくは複数個のオフセットレジスタと各ワードに対応し
   たアドレスデータ／非アドレスデータ識別のためのフラ
   ッグを有し、かつアドレスデコーダの出力によって選択
   された当該のワードに対応する前記フラッグの立った状
   態及び降りた状態の、あらかじめ定められたそのいずれ
   かの状態に対して、前記の選択されたワードから、前記
   のアドレスレジスタにデータを送出し、かつ前記データ
   と、前記オフセットレジスタにあらかじめ蓄積されてい
   るオフセットデータとの間のあらかじめ定められた演算
   によって新しいアドレスデータを算出し、かつ前記の新
   しいアドレスデータをアドレスデコーダに送出すること
   によって再びワード選択を行ない、一方、前記の状態と
   相反する状態に対して、外部からの書き込み動作及び読
   み出し動作の指定に従って、前記の選択されたワードへ
   のデータの書込み動作及び前記の選択されたワードから
   のデータの読み出し動作の両方もしくは一方を実行する
   ことを特徴とするメモリ集積回路。