JPS5960647A - メモリアクセス制御方式 - Google Patents
メモリアクセス制御方式Info
- Publication number
- JPS5960647A JPS5960647A JP17200982A JP17200982A JPS5960647A JP S5960647 A JPS5960647 A JP S5960647A JP 17200982 A JP17200982 A JP 17200982A JP 17200982 A JP17200982 A JP 17200982A JP S5960647 A JPS5960647 A JP S5960647A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- index register
- instruction
- address
- operand
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
- G06F9/355—Indexed addressing
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、インデックスレジスタを有するプロセッサに
於て、メモリアクセス命令実行時に、オペランドとして
のオフセット値とインデックスレジスタの内容との演算
結果をメモリのアドレスとしてアクセスするメモリアク
セス制御方式に関するものである。
於て、メモリアクセス命令実行時に、オペランドとして
のオフセット値とインデックスレジスタの内容との演算
結果をメモリのアドレスとしてアクセスするメモリアク
セス制御方式に関するものである。
従来技術と問題点
一定のアルゴリズムに従ってディジタル信号の処理を実
行する例えば音声信号の分析、認識処理を行うプロセッ
サに於ては、従来第１図に要部のみ示す構成によりメモ
リＭのアクセスが行われるものであった。即ちインデッ
クスレジスタＩＤＲには予めある値が命令によるセット
信号ｓｅｔでセットされており、メモリＭをアクセスす
る命令のとき、オペランドＯｐとしてオフセット値が与
えられ、このオフセット値とインデックスレジスタＩＤ
Ｒの内容とが演算回路ＡＬＵで加算等の演算が行われて
、その演算結果がメモリＭのアドレスとなり、メモリＭ
からテ゛−タＤＡＴＡが読出される。
行する例えば音声信号の分析、認識処理を行うプロセッ
サに於ては、従来第１図に要部のみ示す構成によりメモ
リＭのアクセスが行われるものであった。即ちインデッ
クスレジスタＩＤＲには予めある値が命令によるセット
信号ｓｅｔでセットされており、メモリＭをアクセスす
る命令のとき、オペランドＯｐとしてオフセット値が与
えられ、このオフセット値とインデックスレジスタＩＤ
Ｒの内容とが演算回路ＡＬＵで加算等の演算が行われて
、その演算結果がメモリＭのアドレスとなり、メモリＭ
からテ゛−タＤＡＴＡが読出される。
第２図はタイムチャートの一例を示すもので、（ａｌば
命令、ｆｂ）はオペランド、（Ｃ１は演算回路の出力信
号、（ｄｌはメモリの続出データをそれぞれ示すもので
ある。又＃０． ＃１． ＃２． ・・・はそれぞれ
対応する内容を示す。メモリＭをアクセスする＃１の命
令によりオペランドとして＃１のオフセツト値が与えら
れると、演算回路ＡＬＵは第２図ｔｃ＋の＃ｌの演算結
果を出力する。その出力信号をアドレスとしてメモリＭ
のアクセスが行われるのご、メモリＭからは、第２図（
ｄｉの＃ｌのデータが出力される。ｔｌは演算回路Ａ
Ｌ Ｕの演算による時間であり、又ｔ２はメモリアクセ
ス時間であつ°ζ、オペランドＯｐが与、えられてから
ｔ ｌ ＋ｔ ２の時間後にメモリＭからのデータが得
られることになる。このようなメモリアクセス動作速度
を高速化する為には、演算回路ＡＩ、Ｕの演算時間ｔｌ
及びメモリアクセス時間ｔ２を短縮する必要があるが、
それぞれ一定の限界がある。
命令、ｆｂ）はオペランド、（Ｃ１は演算回路の出力信
号、（ｄｌはメモリの続出データをそれぞれ示すもので
ある。又＃０． ＃１． ＃２． ・・・はそれぞれ
対応する内容を示す。メモリＭをアクセスする＃１の命
令によりオペランドとして＃１のオフセツト値が与えら
れると、演算回路ＡＬＵは第２図ｔｃ＋の＃ｌの演算結
果を出力する。その出力信号をアドレスとしてメモリＭ
のアクセスが行われるのご、メモリＭからは、第２図（
ｄｉの＃ｌのデータが出力される。ｔｌは演算回路Ａ
Ｌ Ｕの演算による時間であり、又ｔ２はメモリアクセ
ス時間であつ°ζ、オペランドＯｐが与、えられてから
ｔ ｌ ＋ｔ ２の時間後にメモリＭからのデータが得
られることになる。このようなメモリアクセス動作速度
を高速化する為には、演算回路ＡＩ、Ｕの演算時間ｔｌ
及びメモリアクセス時間ｔ２を短縮する必要があるが、
それぞれ一定の限界がある。
発明の目的
本発明は、メモリのアドレスを先に演算して求めること
により、メモリのアクセスの高速化を図ることを目的と
するものである。以下実施例について詳細に説明する。
により、メモリのアクセスの高速化を図ることを目的と
するものである。以下実施例について詳細に説明する。
発明の実施例
第３図は本発明の実施例の要部ブロック図であり、第１
図と同様にプロセッサとしての各部のケート回路、各種
のレジスタ、演算部等は図示を省略しており、又第１図
と同一符号は同一部分を示す。本発明に於ては、演算回
路Ａ １． Ｕの演算結果をインテックスレジスタＩＤ
Ｒにセットし、インデックスレジスタＩＤＲのセ・シト
内容をメモリＭのアドレス信号とするものである。この
インデックスレジスタＩＤＲにある値をセットする命令
が実行されると、まずクリア信号ｃｌｒによりインデッ
クスレジスタＩＤＲがクリアされ、オペランドＯｐとイ
ンデックスレジスタＩＤＲの内容の０とが演算回路Ａ
Ｌ ＬＪに入力され、演算回路ＡＬＵで加算する場合、
０と加算するものであるから、その出力はオペランドＯ
ｐと同一となり、そのオペランドＯｐがインデックスレ
ジスタＩＤＲに入力され、セット信号ｓｅｔによりその
オペランドｏｐがインテックスレジスタＩＤＲにセラＩ
・される。
図と同様にプロセッサとしての各部のケート回路、各種
のレジスタ、演算部等は図示を省略しており、又第１図
と同一符号は同一部分を示す。本発明に於ては、演算回
路Ａ １． Ｕの演算結果をインテックスレジスタＩＤ
Ｒにセットし、インデックスレジスタＩＤＲのセ・シト
内容をメモリＭのアドレス信号とするものである。この
インデックスレジスタＩＤＲにある値をセットする命令
が実行されると、まずクリア信号ｃｌｒによりインデッ
クスレジスタＩＤＲがクリアされ、オペランドＯｐとイ
ンデックスレジスタＩＤＲの内容の０とが演算回路Ａ
Ｌ ＬＪに入力され、演算回路ＡＬＵで加算する場合、
０と加算するものであるから、その出力はオペランドＯ
ｐと同一となり、そのオペランドＯｐがインデックスレ
ジスタＩＤＲに入力され、セット信号ｓｅｔによりその
オペランドｏｐがインテックスレジスタＩＤＲにセラＩ
・される。
メモリＭをアクセスする命令のとき、インデックスレジ
スタＩＤＲの内容がメモリＮ４のアドレス信号となって
メモリＭのアクセスが行われる。その一方、インデック
スレジスタＩＤＲの内容とオペランＦｏｐとしてのオフ
セット値とが演算回路Ａ Ｌ Ｕの入力となり、演算結
果がインデックスレジスタＩ Ｉ） Ｒにセット信号ｓ
ｅｔによりセットされる。この場合のオフセット値は次
の命令によりメモリＭをアクセスするアドレスが得られ
るように選定されているものである。
スタＩＤＲの内容がメモリＮ４のアドレス信号となって
メモリＭのアクセスが行われる。その一方、インデック
スレジスタＩＤＲの内容とオペランＦｏｐとしてのオフ
セット値とが演算回路Ａ Ｌ Ｕの入力となり、演算結
果がインデックスレジスタＩ Ｉ） Ｒにセット信号ｓ
ｅｔによりセットされる。この場合のオフセット値は次
の命令によりメモリＭをアクセスするアドレスが得られ
るように選定されているものである。
第４図は本発明の実施例のタイムチャートの一例を示す
ものであり、（１）は命令、（２）はオペランド、（３
）は演算回路ＡＬＵの出力信号、（４）はセット信号、
（５）はインデックスレジスタＩＤＲの内容、（６）は
メモリの続出データを示す。又＃Ｏ，＃１． ・・・
ばそれぞれ対応する内容を示す。＃１のメモリＭをアク
セスする命令が与えられ、（２）のオペラン］・の＃１
が次の命令でアクセスすべきアドレスを形成する為のオ
フセット値として与えられたとすると、インテックスレ
ジスタＩＤＲには先にオペランドがセラ１−されている
ので、その内容をアドレスとしてメモリＭのアクセスが
行われ、時間ｔ２ｆ＆に（６）の＃０のデータが読出さ
れ、＃１の命令に使用される。この命令実行時間内に演
算回路ＡＬＵによる演算が行われ、インデックスレジス
タＩＤＲに（４）の＃１のセット信号で次のアクセスア
ドレスとしてセットされる。即ち命令実行時間Ｔ内の時
間ｔ１で次の命令の為の演算が行われるので、演算結果
をアドレスとしてメモリアクセスを行う従来例に比較し
て高速アクセスが可能となる。
ものであり、（１）は命令、（２）はオペランド、（３
）は演算回路ＡＬＵの出力信号、（４）はセット信号、
（５）はインデックスレジスタＩＤＲの内容、（６）は
メモリの続出データを示す。又＃Ｏ，＃１． ・・・
ばそれぞれ対応する内容を示す。＃１のメモリＭをアク
セスする命令が与えられ、（２）のオペラン］・の＃１
が次の命令でアクセスすべきアドレスを形成する為のオ
フセット値として与えられたとすると、インテックスレ
ジスタＩＤＲには先にオペランドがセラ１−されている
ので、その内容をアドレスとしてメモリＭのアクセスが
行われ、時間ｔ２ｆ＆に（６）の＃０のデータが読出さ
れ、＃１の命令に使用される。この命令実行時間内に演
算回路ＡＬＵによる演算が行われ、インデックスレジス
タＩＤＲに（４）の＃１のセット信号で次のアクセスア
ドレスとしてセットされる。即ち命令実行時間Ｔ内の時
間ｔ１で次の命令の為の演算が行われるので、演算結果
をアドレスとしてメモリアクセスを行う従来例に比較し
て高速アクセスが可能となる。
発明の詳細
な説明したように、本発明は、インデックスレジスタＩ
Ｄ Ｒの内容をアドレス信号としてメモリＭをアクセ
スするものであり、その命令実行時間内に次のアクセス
アドレスを形成するように、オフセット値とインデック
スレジスタの内容との演算を行って、インデックスレジ
スタにセット信号に従ってセットしておくものであるか
ら、従来例のように、演算結果をその時点のアドレス信
号とする場合に比較して、演算時間分を短縮してメモリ
のアクセスを高速化することができることになる。
Ｄ Ｒの内容をアドレス信号としてメモリＭをアクセ
スするものであり、その命令実行時間内に次のアクセス
アドレスを形成するように、オフセット値とインデック
スレジスタの内容との演算を行って、インデックスレジ
スタにセット信号に従ってセットしておくものであるか
ら、従来例のように、演算結果をその時点のアドレス信
号とする場合に比較して、演算時間分を短縮してメモリ
のアクセスを高速化することができることになる。
第１図は従来例の要部ブロック図、第２図は、第１図の
従来例のタイムチー＝−１−１第３図は本発明の実施例
の要部ブロック図、第４図は本発明の実施例のタイムチ
ャー１−を示す。 Ａ１．、Ｕは／１ｉｉＷ回路、Ｉ Ｄ Ｒはインデック
スレデスタ、Ｍはメモリ、ｏｐはオペランド、ｓｅｔは
セット信号、ｃｌｒはクリア信号である。 特糖出願人 冨士通株式会社 代理人弁理士 玉蟲久五部 外３名 第１図 Ｏｒ） 第 ３ 図 第２図 第４図 Ｔ −一一一一一ヤ −＋７
従来例のタイムチー＝−１−１第３図は本発明の実施例
の要部ブロック図、第４図は本発明の実施例のタイムチ
ャー１−を示す。 Ａ１．、Ｕは／１ｉｉＷ回路、Ｉ Ｄ Ｒはインデック
スレデスタ、Ｍはメモリ、ｏｐはオペランド、ｓｅｔは
セット信号、ｃｌｒはクリア信号である。 特糖出願人 冨士通株式会社 代理人弁理士 玉蟲久五部 外３名 第１図 Ｏｒ） 第 ３ 図 第２図 第４図 Ｔ −一一一一一ヤ −＋７
Claims (1)
- インデックスレジスタを有するプロセッサに於けるメモ
リのアクセス制御方式に於て、オペランドの値と前記イ
ンデックスレジスタの内容との演算を行う演算回路と、
該演算回路の演算結果をセラ１へ信号によりセットし、
クリア信号によりセット内容をクリアする前記インデッ
クスレジスタとを備え、該インデックスレジスタのセッ
ト内容をアドレス信号として前記メモリをアクセスする
ことを特徴とするメモリアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17200982A JPS5960647A (ja) | 1982-09-30 | 1982-09-30 | メモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17200982A JPS5960647A (ja) | 1982-09-30 | 1982-09-30 | メモリアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5960647A true JPS5960647A (ja) | 1984-04-06 |
Family
ID=15933827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17200982A Pending JPS5960647A (ja) | 1982-09-30 | 1982-09-30 | メモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5960647A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01151648A (ja) * | 1987-12-04 | 1989-06-14 | Naka Ind Ltd | フロアパネルの支持装置 |
| JPH01156825A (ja) * | 1987-12-15 | 1989-06-20 | Mitsubishi Electric Corp | 信号処理用アドレス生成方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54109347A (en) * | 1978-02-15 | 1979-08-27 | Nec Corp | Microprogram sequence control circuit |
-
1982
- 1982-09-30 JP JP17200982A patent/JPS5960647A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54109347A (en) * | 1978-02-15 | 1979-08-27 | Nec Corp | Microprogram sequence control circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01151648A (ja) * | 1987-12-04 | 1989-06-14 | Naka Ind Ltd | フロアパネルの支持装置 |
| JPH01156825A (ja) * | 1987-12-15 | 1989-06-20 | Mitsubishi Electric Corp | 信号処理用アドレス生成方式 |
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