JPS6282597A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6282597A JPS6282597A JP60222757A JP22275785A JPS6282597A JP S6282597 A JPS6282597 A JP S6282597A JP 60222757 A JP60222757 A JP 60222757A JP 22275785 A JP22275785 A JP 22275785A JP S6282597 A JPS6282597 A JP S6282597A
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- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、半導体記憶装置に於いて、ビット線をリセッ
トするに際し、ビット線とワード線が活性化された際の
メモリ・セル電圧上昇分或いは降下分に相当する電圧（
±α）分並びにセンス増幅器が“Ｈ” （“ハイ″）及
び“Ｌ″ （“ロー″）を読み分ける弁別電圧（１／２
Ｖｃｃ）が加わった電圧（１／２Ｖｃｃ±α）を比較電
圧として前記ビット線に印加することに依り、読み出し
時にワード線を活性化したことに起因してメモリ・セル
電圧が上昇しても、センス増幅器の弁別電圧を％ｖｃｃ
に保持できるようにしたものである。
トするに際し、ビット線とワード線が活性化された際の
メモリ・セル電圧上昇分或いは降下分に相当する電圧（
±α）分並びにセンス増幅器が“Ｈ” （“ハイ″）及
び“Ｌ″ （“ロー″）を読み分ける弁別電圧（１／２
Ｖｃｃ）が加わった電圧（１／２Ｖｃｃ±α）を比較電
圧として前記ビット線に印加することに依り、読み出し
時にワード線を活性化したことに起因してメモリ・セル
電圧が上昇しても、センス増幅器の弁別電圧を％ｖｃｃ
に保持できるようにしたものである。
本発明は、センス増幅器の弁別電圧が適正に維持され、
しかも、構成が簡単化されるようにした半導体記憶装置
に関する。
しかも、構成が簡単化されるようにした半導体記憶装置
に関する。
第４図は従来の半導体記憶装置を表す要部回路図である
。
。
図に於いて、ＢＬ及びＢＬはビット線、ＷＬはリアル・
ワード線、ＤＷＬはダミー・ワード線、ＱＳはリアル・
メモリ・セルを構成するゲート・トランジスタ、Ｃ８は
リアル・メモリ・セルを構成するメモリ・キャパシタ、
ＰＣはメモリ・キャパシタのセル・プレート、ＱＤはダ
ミー・トランジスタ、ＳＡはセンス増幅器、Ｑｌ乃至Ｃ
３はセンス増幅器を構成するトランジスタ、ＣＣはメモ
リ・セル内のノードとワード線ＷＬ間をカンブリングす
る寄生容量、ＣＢはビットｉＢＬに於ける寄生容量をそ
れぞれ示している。
ワード線、ＤＷＬはダミー・ワード線、ＱＳはリアル・
メモリ・セルを構成するゲート・トランジスタ、Ｃ８は
リアル・メモリ・セルを構成するメモリ・キャパシタ、
ＰＣはメモリ・キャパシタのセル・プレート、ＱＤはダ
ミー・トランジスタ、ＳＡはセンス増幅器、Ｑｌ乃至Ｃ
３はセンス増幅器を構成するトランジスタ、ＣＣはメモ
リ・セル内のノードとワード線ＷＬ間をカンブリングす
る寄生容量、ＣＢはビットｉＢＬに於ける寄生容量をそ
れぞれ示している。
このような従来の半導体記憶装置に於いては、リアル・
メモリ・セルの信号電荷に依るビット線ＢＬの電位を他
方のビット線ＢＬの電位を基準の比較電圧としてセンス
増幅器で差動増幅するが、各ビット線対をメモリ・セル
に於ける“１′″または“０”電位の中間である”Ａ
Ｖｃｃにブリ・チャージしておけば、基準電圧発生用の
特別のダミー・セルは不要になる。然しなから、リアル
・メモリ・セルの情報を読み出そうとしてワードｉＷＬ
を立ち上げると、寄生容量ＣＣに依るカップリングの影
響でリアル・メモリ・セル内の電圧（メモリ・セル電圧
）ＶＣＬが上昇する。
メモリ・セルの信号電荷に依るビット線ＢＬの電位を他
方のビット線ＢＬの電位を基準の比較電圧としてセンス
増幅器で差動増幅するが、各ビット線対をメモリ・セル
に於ける“１′″または“０”電位の中間である”Ａ
Ｖｃｃにブリ・チャージしておけば、基準電圧発生用の
特別のダミー・セルは不要になる。然しなから、リアル
・メモリ・セルの情報を読み出そうとしてワードｉＷＬ
を立ち上げると、寄生容量ＣＣに依るカップリングの影
響でリアル・メモリ・セル内の電圧（メモリ・セル電圧
）ＶＣＬが上昇する。
このようにメモリ・セル電圧ＶＣＬが上昇する一方、セ
ンス増幅器ＳＡが“Ｈ”及び“Ｌ”を読み分ける為の基
準となるべき比較電圧が’Ａ Ｖ ｃ ｃ一定であると
した場合、メモリ・セル電圧ＶＣＬの“１”、“Ｏ”判
別の境界である弁別電圧が見掛は１低下してしまう。
ンス増幅器ＳＡが“Ｈ”及び“Ｌ”を読み分ける為の基
準となるべき比較電圧が’Ａ Ｖ ｃ ｃ一定であると
した場合、メモリ・セル電圧ＶＣＬの“１”、“Ｏ”判
別の境界である弁別電圧が見掛は１低下してしまう。
即ち、メモリ・セルの“１”及び“０”書き込み電位の
差（通常は■６．）の丁度中間のレベルである’Ａ Ｖ
ｃｃを弁別電圧とし、センス増幅器がそれより高レベル
のメモリ・セル電圧を“Ｈ”、低レベルのそれを“Ｌ”
として読み分けるように設定すると最大の動作マージン
が得られるのに対し、メモリ・セル電圧ＶＣＬが上昇し
てしまうと、相対的に弁別電圧は中間レベルより低下し
てしまって動作マージンが減少する。
差（通常は■６．）の丁度中間のレベルである’Ａ Ｖ
ｃｃを弁別電圧とし、センス増幅器がそれより高レベル
のメモリ・セル電圧を“Ｈ”、低レベルのそれを“Ｌ”
として読み分けるように設定すると最大の動作マージン
が得られるのに対し、メモリ・セル電圧ＶＣＬが上昇し
てしまうと、相対的に弁別電圧は中間レベルより低下し
てしまって動作マージンが減少する。
このような問題を回避する為、リアル・メモリ・セルが
接続されているビット線ＢＬにダミー・セルＱＤを接続
し、そのビット線ＢＬの電位を押し下げる状態にするこ
とが行われている。
接続されているビット線ＢＬにダミー・セルＱＤを接続
し、そのビット線ＢＬの電位を押し下げる状態にするこ
とが行われている。
前記ダミー・トランジスタＱＤを用いてビット！ＢＬの
電位を降下させる形式の半導体記憶装置では、全体のダ
ミー・トランジスタＱＤの数は相当なものとなる。
電位を降下させる形式の半導体記憶装置では、全体のダ
ミー・トランジスタＱＤの数は相当なものとなる。
従って、このダミー・トランジスタＱＤを用いずに済め
ば、半導体記憶装置の面積をかなり低減させ得るであろ
うことは明らかである。
ば、半導体記憶装置の面積をかなり低減させ得るであろ
うことは明らかである。
本発明は、前記ダミー・トランジスタＱＤを用いること
なく、比較電圧であるビットｉＢＬの電位を高め（或い
は低め）ることに依り、読み出し時にセンス増幅器ＳＡ
の弁別電圧を適正に維持できるようにした半導体記憶装
置を提供する。
なく、比較電圧であるビットｉＢＬの電位を高め（或い
は低め）ることに依り、読み出し時にセンス増幅器ＳＡ
の弁別電圧を適正に維持できるようにした半導体記憶装
置を提供する。
半導体記憶装置に於ける読み出し時に於いて、ビット線
に現れる信号量ΔＶについて考察して見よう。
に現れる信号量ΔＶについて考察して見よう。
（１） カップリング寄生容量ＣＣがない場合ここで
、 メモリ・キャパシタの容量： ＣＳ Ｓピット容量二ＣＢ メモリ・セル電圧： ＶＣＬ ビット線ブリ・チャージ電圧： Ｖ Ｂ ＝ ’Ａ Ｖ
ｃｃセル・プレート電圧：ＶＰＣ＝％Ｖｃｃ弁別電圧：
ＶＤＳ とする。
、 メモリ・キャパシタの容量： ＣＳ Ｓピット容量二ＣＢ メモリ・セル電圧： ＶＣＬ ビット線ブリ・チャージ電圧： Ｖ Ｂ ＝ ’Ａ Ｖ
ｃｃセル・プレート電圧：ＶＰＣ＝％Ｖｃｃ弁別電圧：
ＶＤＳ とする。
さて、信号量Δ■は、メモリ・セル読み出し前後でのチ
ャージ量の保存則より、 （ＶＣＬ−ＶＰＣ）ＣＳ＋ＶＢ−ＣＢ ＝（ＶＢ＋ΔＶ）ＣＢ＋ （ＶＢ＋ΔＶ−ＶＰＣ）Ｃ３
であり、これに、 ＶＢ＝ＶＰＣ＝％Ｖｃｃ を代入して整理すると （ＣＢ／Ｃ３）＋１ となる。
ャージ量の保存則より、 （ＶＣＬ−ＶＰＣ）ＣＳ＋ＶＢ−ＣＢ ＝（ＶＢ＋ΔＶ）ＣＢ＋ （ＶＢ＋ΔＶ−ＶＰＣ）Ｃ３
であり、これに、 ＶＢ＝ＶＰＣ＝％Ｖｃｃ を代入して整理すると （ＣＢ／Ｃ３）＋１ となる。
前記式は、第５図に見られるように、横軸にＶＣＬを、
また、縦軸にΔＶをそれぞれ採ると、ｙ切片ΔＶ （Ｖ
ＣＬ＝０） ’Ａ Ｖｃｃ （ＣＢ／ＣＳ） ＋１ Ｘ切片ＶＤＳ＝ＶＣＬ （ΔＶ＝０）＝！／１Ｖｃｅの
直線となる。
また、縦軸にΔＶをそれぞれ採ると、ｙ切片ΔＶ （Ｖ
ＣＬ＝０） ’Ａ Ｖｃｃ （ＣＢ／ＣＳ） ＋１ Ｘ切片ＶＤＳ＝ＶＣＬ （ΔＶ＝０）＝！／１Ｖｃｅの
直線となる。
（２）カップリング寄生容量ＣＣがある場合この場合、
前記したように、ワード線ＷＬが立ち上がることで、メ
モリ・セル電圧ＶＣＬが上昇する。
前記したように、ワード線ＷＬが立ち上がることで、メ
モリ・セル電圧ＶＣＬが上昇する。
今、ワード線ＷＬが０ （Ｖ）からＶＷＬ、になったと
した場合、前記上昇分は、 ＶＣＬの上昇分＝ （ＣＣ／Ｃ３）ＶＷＬとなる。従っ
て、カップリング寄生容量ＣＣが存在し、且つ、メモリ
・セル電圧ＶＣＬが上昇した場合のビット線ＢＬに現れ
る信号量ΔＶは、ＶＣＬがＶＣＬ＋ （ＣＣ／Ｃ３）Ｖ
ＷＬとなるので、（ＣＢ／Ｃ３）＋１ となり、結局、第６図に見られるように、横軸にＶＣＬ
を、また、縦軸にΔ■をそれぞれ採ると、ΔＶ （Ｖ
ＣＬ＝Ｏ） （ＣＣ／Ｃ３）ＶＷＬ−１／２Ｖｃ ｃ（ＣＢ／Ｃ５） ＋１ ＶＤＳ＝％Ｖｃ’ｃ−（ＣＣ／Ｃ３）ＶＷＬであり、ま
た、傾きｍは同じであるから、第５図に示した直線、即
ち、第６回に見られる直線りを単純に平行移動した直線
Ｌ′が前記式に合致する直線になる。
した場合、前記上昇分は、 ＶＣＬの上昇分＝ （ＣＣ／Ｃ３）ＶＷＬとなる。従っ
て、カップリング寄生容量ＣＣが存在し、且つ、メモリ
・セル電圧ＶＣＬが上昇した場合のビット線ＢＬに現れ
る信号量ΔＶは、ＶＣＬがＶＣＬ＋ （ＣＣ／Ｃ３）Ｖ
ＷＬとなるので、（ＣＢ／Ｃ３）＋１ となり、結局、第６図に見られるように、横軸にＶＣＬ
を、また、縦軸にΔ■をそれぞれ採ると、ΔＶ （Ｖ
ＣＬ＝Ｏ） （ＣＣ／Ｃ３）ＶＷＬ−１／２Ｖｃ ｃ（ＣＢ／Ｃ５） ＋１ ＶＤＳ＝％Ｖｃ’ｃ−（ＣＣ／Ｃ３）ＶＷＬであり、ま
た、傾きｍは同じであるから、第５図に示した直線、即
ち、第６回に見られる直線りを単純に平行移動した直線
Ｌ′が前記式に合致する直線になる。
このようなことから、ビット線のブリ・チャージ電圧Ｖ
Ｂ（これがセンス増幅器動作時の比較電圧になる）を Ｖｃｃ＋ （ＣＣ／Ｃ３）ＶＷＬ 即ち、メモリ・セル電圧ＶＣＬの上昇分だけ高くしてや
れば、弁別電圧ＶＤＳは％Ｖｃｃを維持することができ
る。
Ｂ（これがセンス増幅器動作時の比較電圧になる）を Ｖｃｃ＋ （ＣＣ／Ｃ３）ＶＷＬ 即ち、メモリ・セル電圧ＶＣＬの上昇分だけ高くしてや
れば、弁別電圧ＶＤＳは％Ｖｃｃを維持することができ
る。
そこで、本発明に依る半導体記憶装置では、ワード線が
活性化された場合に比較電圧を保持すべきビット線と、
該ビット線とワード線が活性化された際のメモリ・セル
電圧上昇分或いは降下分に相当する電圧（±α）分並び
にセンス増幅器の弁別電圧である２電源電圧（Ｖ２Ｖｃ
ｃ）とが加わった電圧（！／１Ｖｃｃ±α）をリセット
時に前記ビット線に比較電圧として印加する電源回路と
を備えた構成を採っている。
活性化された場合に比較電圧を保持すべきビット線と、
該ビット線とワード線が活性化された際のメモリ・セル
電圧上昇分或いは降下分に相当する電圧（±α）分並び
にセンス増幅器の弁別電圧である２電源電圧（Ｖ２Ｖｃ
ｃ）とが加わった電圧（！／１Ｖｃｃ±α）をリセット
時に前記ビット線に比較電圧として印加する電源回路と
を備えた構成を採っている。
前記構成としたことに依り、メモリ・セル情報を読み出
すに際し、ワード線を活性化したことに依りメモリ・セ
ル電圧が上昇或いは降下したとしても、センス増幅器に
於ける弁別電圧は’ＡＶｃｃを適正に維持することがで
き、しかも、このような動作が可能であるにも拘わらず
、ダミー・トランジスタは不要であるから所要面積は著
しく低減され、そして、ビット線自体に於ける電位は上
昇或いは降下するから、センス増幅器に於ける“Ｌ”側
ビット線のディス・チャージは速くなる。
すに際し、ワード線を活性化したことに依りメモリ・セ
ル電圧が上昇或いは降下したとしても、センス増幅器に
於ける弁別電圧は’ＡＶｃｃを適正に維持することがで
き、しかも、このような動作が可能であるにも拘わらず
、ダミー・トランジスタは不要であるから所要面積は著
しく低減され、そして、ビット線自体に於ける電位は上
昇或いは降下するから、センス増幅器に於ける“Ｌ”側
ビット線のディス・チャージは速くなる。
第１図は本発明一実施例を説明する為の要部回路図を表
し、第４図乃至第６図に於いて用いた記号と同記号は同
部分を示すか或いは同じ意味を持つものとする。
し、第４図乃至第６図に於いて用いた記号と同記号は同
部分を示すか或いは同じ意味を持つものとする。
図に於いて、Ｑ４乃至Ｑ７はトランジスタ、Ｃｐｓはキ
ャパシタ、Ｒ１及びＲ２は抵抗、ＢＯ２はビット線ＢＬ
及びＢＬをシャントさせる為のクロック信号、φ４はア
クティブ・クロック信号をそれぞれ示している。
ャパシタ、Ｒ１及びＲ２は抵抗、ＢＯ２はビット線ＢＬ
及びＢＬをシャントさせる為のクロック信号、φ４はア
クティブ・クロック信号をそれぞれ示している。
一般に、ビット線ＢＬ及びＢＬはアクティブ中に一方は
“Ｈ”即ち■。、に、他方は“Ｌ″即ち０（Ｖ）になっ
ているので、リセット時にシャントしただけでは、その
レベルは’ＡＶｃｃにしかならない。
“Ｈ”即ち■。、に、他方は“Ｌ″即ち０（Ｖ）になっ
ているので、リセット時にシャントしただけでは、その
レベルは’ＡＶｃｃにしかならない。
第１図の回路では、Ａｖｃｅ＋α、即ち、’Ａ Ｖｃｃ
＋ （ＣＣ／Ｃ３）ＶＷＬの電圧が印加されるようにな
っている。尚、（±α）はワード線の立ち上がり電圧（
電源電圧に依存）に依って若干の相違を生じるが、具体
的な値を例示すると約０．２〜０．４ （Ｖ）程度にな
る。
＋ （ＣＣ／Ｃ３）ＶＷＬの電圧が印加されるようにな
っている。尚、（±α）はワード線の立ち上がり電圧（
電源電圧に依存）に依って若干の相違を生じるが、具体
的な値を例示すると約０．２〜０．４ （Ｖ）程度にな
る。
さて、この場合、（＋α）分の電圧をセル・プレート電
圧■ＰＣを供給する電源から得ることができれば良いが
、図から判るように、セル・プレート電圧ｖＰＣは抵抗
Ｒ１及びＲ２を用いた、所謂、抵抗分割で発生させてい
て、しかも、高インピーダンスであるので、前記（＋α
）分のチャージを所定時間中（たとえば１０（ｎｓ）以
内）に全てまかなうことは無理である。
圧■ＰＣを供給する電源から得ることができれば良いが
、図から判るように、セル・プレート電圧ｖＰＣは抵抗
Ｒ１及びＲ２を用いた、所謂、抵抗分割で発生させてい
て、しかも、高インピーダンスであるので、前記（＋α
）分のチャージを所定時間中（たとえば１０（ｎｓ）以
内）に全てまかなうことは無理である。
そこで、図示のように、キャパシタＣＰＳを設置し、こ
のキャパシタＣＰＳをアクティブ時間中にＶＣＣまでチ
ャージ・アップしておき、リセット時に、そのチャージ
をビットｉＢＬ及びＢＬに放出して電位を所定時間内に
上昇させるようにしている。
のキャパシタＣＰＳをアクティブ時間中にＶＣＣまでチ
ャージ・アップしておき、リセット時に、そのチャージ
をビットｉＢＬ及びＢＬに放出して電位を所定時間内に
上昇させるようにしている。
その上昇させる電位は、キャパシタＣＰＳの容量に依っ
て調節すれば良く、また、キャパシタＣＰＳは、当然の
ことながら、ＭＯＳキャパシタであって、全ビット線分
を纏めて形成することができ、その占有面積は、第４図
に関して説明したダミー・セルに比較して塵かに少なく
、また、製造上の問題も少ない。
て調節すれば良く、また、キャパシタＣＰＳは、当然の
ことながら、ＭＯＳキャパシタであって、全ビット線分
を纏めて形成することができ、その占有面積は、第４図
に関して説明したダミー・セルに比較して塵かに少なく
、また、製造上の問題も少ない。
第２図は第１図に見られる本発明一実施例の動作を説明
する為のタイミング・チャートを表し、第１図に於して
用いた記号と同記号は同部分を示すか或いは同じ意味を
持つものとする。
する為のタイミング・チャートを表し、第１図に於して
用いた記号と同記号は同部分を示すか或いは同じ意味を
持つものとする。
図に於いて、ＳＡはセンス増幅器が活性化されるタイミ
ング、ＡＰはアクティブ・プル・アップのタイミングを
それぞれ示している。
ング、ＡＰはアクティブ・プル・アップのタイミングを
それぞれ示している。
図から明らかなように、アクティブ・クロック信号φ＾
は、アクティブ時間に入って立ち上がってキャパシタＣ
ＰＳをｖｃｅにチャージ・アップし、リセット時間に立
ち下がるようになっている。
は、アクティブ時間に入って立ち上がってキャパシタＣ
ＰＳをｖｃｅにチャージ・アップし、リセット時間に立
ち下がるようになっている。
アクティブ・クロック信号φ、が立ち下がった後、ビッ
ト線をシャントする為のクロック信号ＢＣ２を立ち上げ
、ビット線ＢＬ及びＢＬ、キャパシタＣＰＳの王者間を
シャントし、ビット線レベルを’Ａ Ｖｃｃ＋αにリセ
ットする。
ト線をシャントする為のクロック信号ＢＣ２を立ち上げ
、ビット線ＢＬ及びＢＬ、キャパシタＣＰＳの王者間を
シャントし、ビット線レベルを’Ａ Ｖｃｃ＋αにリセ
ットする。
第１図に見られる抵抗Ｒ１及びＲ２の接続点に於けるセ
ル・プレート電圧ＶＰＣは、リセット時間が長くなった
場合、抵抗分割での値でビット線ＢＬ及びＩｒが決まる
。
ル・プレート電圧ＶＰＣは、リセット時間が長くなった
場合、抵抗分割での値でビット線ＢＬ及びＩｒが決まる
。
ビット線ＢＬ及びＩｒの電位は！／ｉ ｖｃｃにしなく
てはないらないので、抵抗分割に依る電位も、その値で
あるＶＰＣ＝％Ｖｃｃ＋αとしている。
てはないらないので、抵抗分割に依る電位も、その値で
あるＶＰＣ＝％Ｖｃｃ＋αとしている。
第３図は他の実施例を説明する為の要部回路図を表し、
第１図に於いて用いた記号と同記号は同部分を示すか或
いは同じ意味を持つものとする。
第１図に於いて用いた記号と同記号は同部分を示すか或
いは同じ意味を持つものとする。
図に於いて、Ｑ８はトランジスタ、φ員はリセット用ク
ロック信号をそれぞれ示している。
ロック信号をそれぞれ示している。
第１図に関して説明した実施例では、ワード線ＷＬとメ
モリ・セルに於けるノードとのカップリングに依って低
下した弁別電圧を補正する為に比較電圧を予め高めに設
定する場合について説明したが、反対に、弁別電圧が上
昇してしまうのを補正することが必要になることもある
。そのような場合には、第３図に見られるように、前記
アクティブ・クロック信号φ、と略同相信号であるキャ
パシタＣＰＳのチャージ・リセット信号φ糞が入力され
ることに依って導通してキャパシタＣＰＳの電荷をアク
ティブ時間中に放出するトランジスタＱ８を設け、ビッ
ト線ＢＬ及びＢＬからキャパシタＣＰＳにチャージを取
り出して比較電圧を降下させれば良い。尚、トランジス
タＱ８は作動させる場合、トランジスタＱ４はカット・
オフしであることは云うまでもない。また、キャパシタ
ＣＰＳに於ける一方の電極板をメモリ・キャパシタのセ
ル・プレートと共用すれば薄膜化することが可能となる
。
モリ・セルに於けるノードとのカップリングに依って低
下した弁別電圧を補正する為に比較電圧を予め高めに設
定する場合について説明したが、反対に、弁別電圧が上
昇してしまうのを補正することが必要になることもある
。そのような場合には、第３図に見られるように、前記
アクティブ・クロック信号φ、と略同相信号であるキャ
パシタＣＰＳのチャージ・リセット信号φ糞が入力され
ることに依って導通してキャパシタＣＰＳの電荷をアク
ティブ時間中に放出するトランジスタＱ８を設け、ビッ
ト線ＢＬ及びＢＬからキャパシタＣＰＳにチャージを取
り出して比較電圧を降下させれば良い。尚、トランジス
タＱ８は作動させる場合、トランジスタＱ４はカット・
オフしであることは云うまでもない。また、キャパシタ
ＣＰＳに於ける一方の電極板をメモリ・キャパシタのセ
ル・プレートと共用すれば薄膜化することが可能となる
。
第３図に見られるリセット用クロック信号φ１はキャパ
シタＣＰＳのチャージをリセットする旨の役割を果たす
ものであり、タイミングは第２図に見られるアクティブ
・クロック信号φ１と同じアクティブ時間に立ち上がり
且つリセット時間に立ち下がるようになっている。尚、
その際、アクティブ・クロック信号φ、はロー・レベル
であって、トランジスタＱ８はカット・オフである。
シタＣＰＳのチャージをリセットする旨の役割を果たす
ものであり、タイミングは第２図に見られるアクティブ
・クロック信号φ１と同じアクティブ時間に立ち上がり
且つリセット時間に立ち下がるようになっている。尚、
その際、アクティブ・クロック信号φ、はロー・レベル
であって、トランジスタＱ８はカット・オフである。
前記説明した二つの実施例に於いては、何れの実施例も
、ビット線のブリ・チャージ電圧源をセル・プレート電
圧ｖＰＣから得ているが、両者は別個にして良いことは
勿論であり、また、セル・プレート電圧ｖＰＣはキャパ
シタ誘電体への最大印加電界低減の為、％ｖｃｃ程度に
設定することが好ましいが、特にこれに制限される必要
はない。
、ビット線のブリ・チャージ電圧源をセル・プレート電
圧ｖＰＣから得ているが、両者は別個にして良いことは
勿論であり、また、セル・プレート電圧ｖＰＣはキャパ
シタ誘電体への最大印加電界低減の為、％ｖｃｃ程度に
設定することが好ましいが、特にこれに制限される必要
はない。
本発明に依る半導体記憶装置に於いては、ワード線が活
性化された場合に比較電圧を保持すべきビット線と、前
記ビット線とワード線が活性化された際のメモリ・セル
電圧上昇分或いは降下分に相当する電圧（±α）分とセ
ンス増幅器の弁別電圧、即ち、２電源電圧（１／２Ｖｃ
ｃ）とが加わった電圧（！／１Ｖｃｃ±α）をリセット
時に前記ビット線に比較電圧として印加する電源回路と
を備えてなる構成になっている。
性化された場合に比較電圧を保持すべきビット線と、前
記ビット線とワード線が活性化された際のメモリ・セル
電圧上昇分或いは降下分に相当する電圧（±α）分とセ
ンス増幅器の弁別電圧、即ち、２電源電圧（１／２Ｖｃ
ｃ）とが加わった電圧（！／１Ｖｃｃ±α）をリセット
時に前記ビット線に比較電圧として印加する電源回路と
を備えてなる構成になっている。
従って、メモリ・セル情報の読み出し時にワード線を立
ち上げることに依りメモリ・セル電圧が上昇或いは降下
したとしても、センス増幅器に於ける弁別電圧は％ＶＣ
Ｃを適正に維持することが可能であり、しかも、このよ
うな動作をさせるについてダミー・トランジスタは不要
であるから、全体の占有面積は著しく低減され、また、
ビット線自体の電位は上昇或いは降下するので、センス
増幅器に於ける“Ｌ”側ビット線のチャージ放出は高速
化される。
ち上げることに依りメモリ・セル電圧が上昇或いは降下
したとしても、センス増幅器に於ける弁別電圧は％ＶＣ
Ｃを適正に維持することが可能であり、しかも、このよ
うな動作をさせるについてダミー・トランジスタは不要
であるから、全体の占有面積は著しく低減され、また、
ビット線自体の電位は上昇或いは降下するので、センス
増幅器に於ける“Ｌ”側ビット線のチャージ放出は高速
化される。
第１図は本発明一実施例の要部回路図、第２図は第１図
に見られる実施例の動作を説明する為のタイミング・チ
ャート、第３図は本発明に於ける他の実施例の要部回路
図、第４図は従来例の要部回路図、第５図及び第６図は
メモリ・セル電圧ＶＣＬ対信号量ΔＶの関係を説明する
為の線図をそれぞれ表している。 図に於いて、Ｑ４乃至Ｑ８はトランジスタ、Ｃｐｓはキ
ャパシタ、Ｒ１及びＲ２は抵抗、ＢＯ２はビット線ＢＬ
及びＢＬをシャントさせる為のクロック信号、φ１はア
クティブ・クロック信号、φ□はリセット信号をそれぞ
れ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 一 実施例の要部回路図 第１図 他の実施例の要部回路図 第３図 ３Ｌ ＢＬ 従来例の要部回路図 メモリ・セル電圧と信号量との関係を表わす線図第５図 第６図
に見られる実施例の動作を説明する為のタイミング・チ
ャート、第３図は本発明に於ける他の実施例の要部回路
図、第４図は従来例の要部回路図、第５図及び第６図は
メモリ・セル電圧ＶＣＬ対信号量ΔＶの関係を説明する
為の線図をそれぞれ表している。 図に於いて、Ｑ４乃至Ｑ８はトランジスタ、Ｃｐｓはキ
ャパシタ、Ｒ１及びＲ２は抵抗、ＢＯ２はビット線ＢＬ
及びＢＬをシャントさせる為のクロック信号、φ１はア
クティブ・クロック信号、φ□はリセット信号をそれぞ
れ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 一 実施例の要部回路図 第１図 他の実施例の要部回路図 第３図 ３Ｌ ＢＬ 従来例の要部回路図 メモリ・セル電圧と信号量との関係を表わす線図第５図 第６図
Claims (1)
- 【特許請求の範囲】 活性化されたワード線に接続されたメモリ・セルからの
信号電圧を受ける一方のビット線と、該ビット線に対し
て比較電圧を保持する他方のビット線との対の間でセン
ス増幅に依り情報の読み出しを行う構成を有し、 前記メモリ・セルの高及び低信号電圧の中間レベルに対
して、前記ワード線の活性化に依るメモリ・セル電圧の
上昇分或いは降下分に相当する電圧（±α）分が加わっ
た電圧（１／２Ｖｃｃ±α）を前記ワード線の活性化前
に予め前記ビット線対両方に前記比較電圧として印加す
る回路を具備してなる ことを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60222757A JPS6282597A (ja) | 1985-10-08 | 1985-10-08 | 半導体記憶装置 |
| DE8686401901T DE3687037T2 (de) | 1985-10-08 | 1986-08-29 | Halbleiterspeicheranordnung mit einer schaltung um diskriminierspannungsveraenderungen einer speicherzelle zu kompensieren. |
| US06/901,680 US4716549A (en) | 1985-10-08 | 1986-08-29 | Semiconductor memory device having a circuit for compensating for discriminating voltage of memory cells |
| EP86401901A EP0223621B1 (en) | 1985-10-08 | 1986-08-29 | Semiconductor memory device having a circuit for compensating for discriminating voltage variations of a memory cell |
| KR8607289A KR900002667B1 (en) | 1985-10-08 | 1986-09-01 | The semiconductor memory device having complementary perceiving voltage in memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60222757A JPS6282597A (ja) | 1985-10-08 | 1985-10-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6282597A true JPS6282597A (ja) | 1987-04-16 |
| JPH0468716B2 JPH0468716B2 (ja) | 1992-11-04 |
Family
ID=16787430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60222757A Granted JPS6282597A (ja) | 1985-10-08 | 1985-10-08 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4716549A (ja) |
| EP (1) | EP0223621B1 (ja) |
| JP (1) | JPS6282597A (ja) |
| KR (1) | KR900002667B1 (ja) |
| DE (1) | DE3687037T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63308792A (ja) * | 1987-06-10 | 1988-12-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH01171194A (ja) * | 1987-12-25 | 1989-07-06 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5687109A (en) * | 1988-05-31 | 1997-11-11 | Micron Technology, Inc. | Integrated circuit module having on-chip surge capacitors |
| KR930000899B1 (ko) * | 1990-02-24 | 1993-02-11 | 현대전자산업 주식회사 | 다이나믹 램(dram)의 비트선 센스 증폭기의 균형 실현장치 |
| US5135889A (en) * | 1991-12-09 | 1992-08-04 | Micron Technology, Inc. | Method for forming a shielding structure for decoupling signal traces in a semiconductor |
| EP0663667B1 (de) * | 1994-01-12 | 1999-03-03 | Siemens Aktiengesellschaft | Integrierte Halbleiterspeicherschaltung und Verfahren zu ihrem Betrieb |
| JP2748873B2 (ja) * | 1995-01-04 | 1998-05-13 | 日本電気株式会社 | 強誘電体メモリ装置およびその動作制御方法 |
| US5608668A (en) * | 1995-12-22 | 1997-03-04 | Micron Technology, Inc. | Dram wtih open digit lines and array edge reference sensing |
| US10541031B2 (en) | 2018-06-15 | 2020-01-21 | Sandisk Technologies Llc | Single pulse SLC programming scheme |
| US10825513B2 (en) | 2018-06-26 | 2020-11-03 | Sandisk Technologies Llc | Parasitic noise control during sense operations |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5350944A (en) * | 1976-10-20 | 1978-05-09 | Siemens Ag | Mos semiconductor memory |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3909631A (en) * | 1973-08-02 | 1975-09-30 | Texas Instruments Inc | Pre-charge voltage generating system |
| US3946368A (en) * | 1974-12-27 | 1976-03-23 | Intel Corporation | System for compensating voltage for a CCD sensing circuit |
| JPS5939833B2 (ja) * | 1977-05-24 | 1984-09-26 | 日本電気株式会社 | センス増幅器 |
| JPS6044752B2 (ja) * | 1978-04-24 | 1985-10-05 | 日本電気株式会社 | ダイナミツクメモリ |
| EP0189908B1 (en) * | 1985-01-30 | 1992-10-28 | Nec Corporation | Dynamic memory with improved arrangement for precharging bit lines |
-
1985
- 1985-10-08 JP JP60222757A patent/JPS6282597A/ja active Granted
-
1986
- 1986-08-29 EP EP86401901A patent/EP0223621B1/en not_active Expired - Lifetime
- 1986-08-29 US US06/901,680 patent/US4716549A/en not_active Expired - Fee Related
- 1986-08-29 DE DE8686401901T patent/DE3687037T2/de not_active Expired - Fee Related
- 1986-09-01 KR KR8607289A patent/KR900002667B1/ko not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5350944A (en) * | 1976-10-20 | 1978-05-09 | Siemens Ag | Mos semiconductor memory |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63308792A (ja) * | 1987-06-10 | 1988-12-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH01171194A (ja) * | 1987-12-25 | 1989-07-06 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0223621A2 (en) | 1987-05-27 |
| JPH0468716B2 (ja) | 1992-11-04 |
| DE3687037D1 (de) | 1992-12-03 |
| KR870004447A (ko) | 1987-05-09 |
| EP0223621A3 (en) | 1990-01-31 |
| DE3687037T2 (de) | 1993-03-11 |
| KR900002667B1 (en) | 1990-04-21 |
| US4716549A (en) | 1987-12-29 |
| EP0223621B1 (en) | 1992-10-28 |
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