JPS6282822A - デイジタル−アナログ変換器 - Google Patents
デイジタル−アナログ変換器Info
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- JPS6282822A JPS6282822A JP61231082A JP23108286A JPS6282822A JP S6282822 A JPS6282822 A JP S6282822A JP 61231082 A JP61231082 A JP 61231082A JP 23108286 A JP23108286 A JP 23108286A JP S6282822 A JPS6282822 A JP S6282822A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/78—Simultaneous conversion using ladder network
- H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル−アナログ変換器に関する。
参照電圧源およびスイッチング可能な重み付けされた抵
抗を使用して、重み付けされた電流を発生し、これらの
電流を加算する方式のディジタル−アナログ変換器では
、重み付はステップの数が少ない場合にも既に抵抗の精
度に非常に高度な要求が課せられる。スイッチを制御し
て、重み付けされた抵抗を加算節点に接続する評価すべ
きディジタルコードがたとえば１０ビツトの２進コード
であれば、±０．０５％よりも良好な相対的精度を有す
る抵抗が必要とされる。
抗を使用して、重み付けされた電流を発生し、これらの
電流を加算する方式のディジタル−アナログ変換器では
、重み付はステップの数が少ない場合にも既に抵抗の精
度に非常に高度な要求が課せられる。スイッチを制御し
て、重み付けされた抵抗を加算節点に接続する評価すべ
きディジタルコードがたとえば１０ビツトの２進コード
であれば、±０．０５％よりも良好な相対的精度を有す
る抵抗が必要とされる。
特に集積回路でディジタル−アナログ変換器を製造する
場合には、相応の精度を有する重み付けされた抵抗を実
現することが非常に困難である。
場合には、相応の精度を有する重み付けされた抵抗を実
現することが非常に困難である。
文献「半導体回路技術（Ｈａｌｂｌｅｔｔｅｒ−Ｓｃｈ
ａｌｔｕｎｇｓｔｅｃｈｎｉｋ）Ｊ 、ウー・ティーツ
エ（Ｕ、Ｔｉｅｔｚｅ）、ツェーハー・シェンク（Ｃｈ
、５ｃｈｅｎｋ）著、スプリンガー出版（Ｓｐｒｉｎｇ
ｅｒ−Ｖｅｒｌａｇ）、へ／ｌ、リン、ハイデルベルグ
、ニューヨーク、改訂５版、１９８０年、第６３５頁以
下から、梯子形回路網による連続的な分圧を応用してス
テップの重み付けを行う方法は知られている。
ａｌｔｕｎｇｓｔｅｃｈｎｉｋ）Ｊ 、ウー・ティーツ
エ（Ｕ、Ｔｉｅｔｚｅ）、ツェーハー・シェンク（Ｃｈ
、５ｃｈｅｎｋ）著、スプリンガー出版（Ｓｐｒｉｎｇ
ｅｒ−Ｖｅｒｌａｇ）、へ／ｌ、リン、ハイデルベルグ
、ニューヨーク、改訂５版、１９８０年、第６３５頁以
下から、梯子形回路網による連続的な分圧を応用してス
テップの重み付けを行う方法は知られている。
このいわゆるＲ−２Ｒ回路網の場合にも抵抗の精度にや
はり高度の要求が課せられる。たとえば９ビツトの２進
数の分解能に対しては、±０．２％よりも良好な相対的
精度を有する高精度のＷＩ＃膜抵抗が必要とされる。そ
の際、抵抗許容差は生けた上げの際に、すなわち２進数
０１１ １１１ １１１から２進数ｔｏｏ ｏｏｏ
ｏｏｏへのけた上げの際に最も臨界的である。従って
、もつとけた数の多い２進数では一層精度の高い抵抗が
必要とされ、または抵抗の補正が必要とされる。
はり高度の要求が課せられる。たとえば９ビツトの２進
数の分解能に対しては、±０．２％よりも良好な相対的
精度を有する高精度のＷＩ＃膜抵抗が必要とされる。そ
の際、抵抗許容差は生けた上げの際に、すなわち２進数
０１１ １１１ １１１から２進数ｔｏｏ ｏｏｏ
ｏｏｏへのけた上げの際に最も臨界的である。従って
、もつとけた数の多い２進数では一層精度の高い抵抗が
必要とされ、または抵抗の補正が必要とされる。
たとえば１２ビツトのディジタル−アナログ変換器は、
最上位ビット（ＭＳＢ）の電流がその目標値を１／２０
４８だけ下方超過するならば、もはや単調ではない、そ
の結果、抵抗は１０．０２４４％の相対的精度を必要と
される。レーザーによる抵抗のディジタルまたはアナロ
グ・トリミングは長い時間がかかり、また使用される抵
抗に関係して特定の数のビットまでしか可能でない、ま
た補正回路網によるディジタル−アナログ変換器の出力
電流の補正は大きな費用がかかる。
最上位ビット（ＭＳＢ）の電流がその目標値を１／２０
４８だけ下方超過するならば、もはや単調ではない、そ
の結果、抵抗は１０．０２４４％の相対的精度を必要と
される。レーザーによる抵抗のディジタルまたはアナロ
グ・トリミングは長い時間がかかり、また使用される抵
抗に関係して特定の数のビットまでしか可能でない、ま
た補正回路網によるディジタル−アナログ変換器の出力
電流の補正は大きな費用がかかる。
本発明の目的は、９ビツトよりもけた数の多い２進数、
特に１２ビツトの２進数の分解能においてＲ−２Ｒ回路
網に対して抵抗トリミングまたは補正回路網なしですま
せられるディジタル−アナログ変換器を提供することで
ある。
特に１２ビツトの２進数の分解能においてＲ−２Ｒ回路
網に対して抵抗トリミングまたは補正回路網なしですま
せられるディジタル−アナログ変換器を提供することで
ある。
この目的は、本発明によれば、特許請求の範囲第１項に
記載のディジタル−アナログ変換器により達成される。
記載のディジタル−アナログ変換器により達成される。
本発明は、生けた上げの跳躍、すなわちＭＳＢを除いて
すべてのビットが論理“１”で占められている２進数か
らＭＳＢのみが論理“１”で占められている２進数への
跳躍を、ある数のより小さい跳躍に分割するという思想
に基づいている。それに加えて、補正回路網なしで、ま
たは抵抗のトリミングなしですませられるＲ−２Ｒ回路
網が使用される。この回路網はそれぞれ最下位ビットの
２進重み付けを行う、それぞれ最上位ビー／ トに相応
するアナログ出力電流は、最上位ビットにより制御され
てＲ−２Ｒ回路網に並列に接続されるセグメントを含ん
でいる１つのセグメント回路網により発生される０本発
明によれば、このセグメント回路網は抵抗およびスイッ
チにより実現される。
すべてのビットが論理“１”で占められている２進数か
らＭＳＢのみが論理“１”で占められている２進数への
跳躍を、ある数のより小さい跳躍に分割するという思想
に基づいている。それに加えて、補正回路網なしで、ま
たは抵抗のトリミングなしですませられるＲ−２Ｒ回路
網が使用される。この回路網はそれぞれ最下位ビットの
２進重み付けを行う、それぞれ最上位ビー／ トに相応
するアナログ出力電流は、最上位ビットにより制御され
てＲ−２Ｒ回路網に並列に接続されるセグメントを含ん
でいる１つのセグメント回路網により発生される０本発
明によれば、このセグメント回路網は抵抗およびスイッ
チにより実現される。
本発明によるディジタル−アナログ変換器は、抵抗精度
の補償が改善されており、重み付けされた抵抗およびス
イッチ回路網が簡単化されており、抵抗の電流負荷が減
ぜられており、また抵抗として相応に接続されているＭ
ＯＳｌ−ランジスタが使用されるならば基板制御因子の
影響が減ぜられているという利点を有する。
の補償が改善されており、重み付けされた抵抗およびス
イッチ回路網が簡単化されており、抵抗の電流負荷が減
ぜられており、また抵抗として相応に接続されているＭ
ＯＳｌ−ランジスタが使用されるならば基板制御因子の
影響が減ぜられているという利点を有する。
本発明の実施態様は特許請求の範囲第２項以下にあげら
れている。
れている。
以下、図面に示されている実施例により本発明を一層詳
細に説明する。
細に説明する。
第１図によれば、ディジタル−アナログ変換器は、ディ
ジタル入力コードをアナログ出力電流に変換するための
本発明による抵抗およびスイッチ回路網の入力端に接続
される参照直流電圧源または参照直流電流源と、抵抗お
よびスイッチ回路網の出力電流を出力電圧に変換するた
めの、抵抗を介して負帰還されている反転演算増幅器と
を含んでいる。
ジタル入力コードをアナログ出力電流に変換するための
本発明による抵抗およびスイッチ回路網の入力端に接続
される参照直流電圧源または参照直流電流源と、抵抗お
よびスイッチ回路網の出力電流を出力電圧に変換するた
めの、抵抗を介して負帰還されている反転演算増幅器と
を含んでいる。
第１図による実施例では参照直流電流源はｎチャネル金
属酸化物トランジスタＭＮＩおよびＭＮ２から形成され
た電流ミラー回路を含んでいる。
属酸化物トランジスタＭＮＩおよびＭＮ２から形成され
た電流ミラー回路を含んでいる。
入力トランジスタＭＮＩを通って流れる電流■０は基準
電位ＧＮＤを基準として端子ＶＲＥＦに与えられている
入力参照電圧ＵＲＥＦから入力電流１ｏを決定する抵抗
Ｒ３により生ずる。その際に入力電流ＩＯは演算増幅器
ＯＰＳにより一定に保たれる。
電位ＧＮＤを基準として端子ＶＲＥＦに与えられている
入力参照電圧ＵＲＥＦから入力電流１ｏを決定する抵抗
Ｒ３により生ずる。その際に入力電流ＩＯは演算増幅器
ＯＰＳにより一定に保たれる。
演算増幅器ＯＰＳの反転入力端には入力端子ＶＲＥＦが
、またその非反転入力端にはトランジスタＭＮＩの出力
回路と抵抗Ｒ３との間の接続点が接続されている。抵抗
Ｒ３の他方の端子は基準電位ＧＮＤと接続されている。
、またその非反転入力端にはトランジスタＭＮＩの出力
回路と抵抗Ｒ３との間の接続点が接続されている。抵抗
Ｒ３の他方の端子は基準電位ＧＮＤと接続されている。
入力トランジスタＭＮｌのゲートおよび電流ミラー回路
の出力トランジスタＭＮ２のゲートは互いに接続されて
おり、また演算増幅器ＯＰＳの出力端と接続されている
。
の出力トランジスタＭＮ２のゲートは互いに接続されて
おり、また演算増幅器ＯＰＳの出力端と接続されている
。
トランジスタＭＮＩおよびＭＮ２のソースとしての役割
をする端子は共通に端子ＶＳＳに接続されている。電流
ミラー回路の出力トランジスタＭＮ２のドレインとして
の役割をする端子に接続されている端子ＳＡが電流源の
出力端を形成している。
をする端子は共通に端子ＶＳＳに接続されている。電流
ミラー回路の出力トランジスタＭＮ２のドレインとして
の役割をする端子に接続されている端子ＳＡが電流源の
出力端を形成している。
このトランジスタの出力回路に、電流ミラー回路の両ト
ランジスタの伝達比に従って生ずる参照電流Ｉ ＲＥＦ
が電流ミラー回路の入力電流Ｉｏに関係して流れる。端
子ＳＡは基準電位ＧＮＤを基準として入力電圧ＵＥを有
する。
ランジスタの伝達比に従って生ずる参照電流Ｉ ＲＥＦ
が電流ミラー回路の入力電流Ｉｏに関係して流れる。端
子ＳＡは基準電位ＧＮＤを基準として入力電圧ＵＥを有
する。
本発明による抵抗回路網は、入力節点としての入力端子
ＳＡから出発して並列に接続されている抵抗２Ｒを含ん
でおり、それらに抵抗Ｒを介してそれ自体は公知のＲ−
２Ｒ回路網が接続されている。Ｒ−２Ｒ回路網の負荷抵
抗２Ｒを例外として、この回路網の抵抗２Ｒの出力側の
端子とそれに対して並列に接続されている抵抗の出力側
の端子とはそれぞれ対応付けられているスイッチの端子
と接続されている。スイッチの各１つの別の端子と負荷
抵抗２Ｒの出力側の端子とは基準電位ＧＮＤに接続され
ている。
ＳＡから出発して並列に接続されている抵抗２Ｒを含ん
でおり、それらに抵抗Ｒを介してそれ自体は公知のＲ−
２Ｒ回路網が接続されている。Ｒ−２Ｒ回路網の負荷抵
抗２Ｒを例外として、この回路網の抵抗２Ｒの出力側の
端子とそれに対して並列に接続されている抵抗の出力側
の端子とはそれぞれ対応付けられているスイッチの端子
と接続されている。スイッチの各１つの別の端子と負荷
抵抗２Ｒの出力側の端子とは基準電位ＧＮＤに接続され
ている。
切換スイッチのそれぞれ第３の端子は、抵抗ＲＧを経て
負帰還されている演算増幅器ＯＰＡの反転入力端に接続
されており、演算項＠器の出力端は端子ＶＡと接続され
ている。端子ＶＡはディジタル−アナログ変換器の出力
端子をなし、また基準電位ＧＮＤを基準として電圧ＵＡ
を有する。Ｒ−２Ｒ回路網に対応付けられているスイッ
チは、スイッチを制御する２進ディジタル部分コードの
２進重み付けに従って符号ｓＯないし５ｎ−１を付され
ている。この回路網に並列に接続されているセグメント
回路網のスイッチは参照符号Ｓ１ないし５ｎ−１および
Ｓｎを付されている。
負帰還されている演算増幅器ＯＰＡの反転入力端に接続
されており、演算項＠器の出力端は端子ＶＡと接続され
ている。端子ＶＡはディジタル−アナログ変換器の出力
端子をなし、また基準電位ＧＮＤを基準として電圧ＵＡ
を有する。Ｒ−２Ｒ回路網に対応付けられているスイッ
チは、スイッチを制御する２進ディジタル部分コードの
２進重み付けに従って符号ｓＯないし５ｎ−１を付され
ている。この回路網に並列に接続されているセグメント
回路網のスイッチは参照符号Ｓ１ないし５ｎ−１および
Ｓｎを付されている。
セグメント回路網の個々の並列に接続されている抵抗の
値はそれぞれ等しい大きさであり、またＲ−２Ｒ回路網
の入力抵抗と等しい大きさである。
値はそれぞれ等しい大きさであり、またＲ−２Ｒ回路網
の入力抵抗と等しい大きさである。
セグメント抵抗は値Ｒもしくは第１図に示されているよ
うに値２Ｒを有し、後者の場合にはＲ−２Ｒ回路網はＲ
−２Ｒ回路網に対して直列の別の抵抗Ｒを介してセグメ
ント回路網と接続されている。
うに値２Ｒを有し、後者の場合にはＲ−２Ｒ回路網はＲ
−２Ｒ回路網に対して直列の別の抵抗Ｒを介してセグメ
ント回路網と接続されている。
それにより、本発明による回路網の入力端子ＳＡに流れ
る参照電流ＩＲＥＦは多数の等しい大きさの部分電流に
分割され、その際にＲ−２Ｒ回路網に流れる部分電流は
２進重み付けして分割される。
る参照電流ＩＲＥＦは多数の等しい大きさの部分電流に
分割され、その際にＲ−２Ｒ回路網に流れる部分電流は
２進重み付けして分割される。
セグメント回路網のセグメントのスイッチＳ１ないしＳ
ｎを駆動するため、ディジタル入力コードの最上位ビッ
ト （ＭＳＢ）が使用される。その際にスイッチＳＩな
いしｓｎを駆動するために使用されるビットはデコード
されなければならない。
ｎを駆動するため、ディジタル入力コードの最上位ビッ
ト （ＭＳＢ）が使用される。その際にスイッチＳＩな
いしｓｎを駆動するために使用されるビットはデコード
されなければならない。
なぜならば、個々のセグメント電流は等しい大きさであ
り、Ｒ−２Ｒ回路網の場合のように２進重み付けをされ
ていないからである。セグメントの数から、セグメント
のスイッチを駆動するために必要なビットの数が生ずる
。
り、Ｒ−２Ｒ回路網の場合のように２進重み付けをされ
ていないからである。セグメントの数から、セグメント
のスイッチを駆動するために必要なビットの数が生ずる
。
第１図による本発明による回路の機能は第２図により説
明され得る。第２図には１２ビツトのディジタル−アナ
ログ変換器の入力／出力特性が示されている。ディジタ
ル−アナログ変換器の全体で４０９６の可能なステップ
は８Ｘ５１２ステツプのセグメント化により実現される
。５１２のディジタル・ステップに対して、２進重み付
けを行う１つの９ビツトのＲ−２Ｒ回路網が設けられて
いる。８ステツプに対して、７セグメントを有する１つ
のセグメント回路網が必要である。
明され得る。第２図には１２ビツトのディジタル−アナ
ログ変換器の入力／出力特性が示されている。ディジタ
ル−アナログ変換器の全体で４０９６の可能なステップ
は８Ｘ５１２ステツプのセグメント化により実現される
。５１２のディジタル・ステップに対して、２進重み付
けを行う１つの９ビツトのＲ−２Ｒ回路網が設けられて
いる。８ステツプに対して、７セグメントを有する１つ
のセグメント回路網が必要である。
第２図では横軸に未発明による回路網のスイッチを制御
するディジタル入力語“Ｄｉｇｉｔａｌｉｎ”が２進コ
ードでそれぞれ５１２ビツトの間隔で記入されている。
するディジタル入力語“Ｄｉｇｉｔａｌｉｎ”が２進コ
ードでそれぞれ５１２ビツトの間隔で記入されている。
縦軸には演算増幅器ＯＰＡの反転入力端に流れるアナロ
グ出力電流１ｏｕｔが記入されている。第２図に示され
ているアナログ出力信号とディジタル入力コードとの間
の直線的特性は縦軸方向に、スイッチＳ１ないしＳｎの
すべてが演算増幅器ＯＰＡの反転入力端に接続されてい
なければ生ずるそれぞれ加算されたセグメント電流１１
ないし■７を有する８つの直線的区間に分割されている
。スイッチの駆動に応じて、または加算されたセグメン
ト電流■１ないしＩ７の各々に対して、９ビツトのディ
ジタル−アナログ変換器の５１２ステツプがそれぞれ通
過される。
グ出力電流１ｏｕｔが記入されている。第２図に示され
ているアナログ出力信号とディジタル入力コードとの間
の直線的特性は縦軸方向に、スイッチＳ１ないしＳｎの
すべてが演算増幅器ＯＰＡの反転入力端に接続されてい
なければ生ずるそれぞれ加算されたセグメント電流１１
ないし■７を有する８つの直線的区間に分割されている
。スイッチの駆動に応じて、または加算されたセグメン
ト電流■１ないしＩ７の各々に対して、９ビツトのディ
ジタル−アナログ変換器の５１２ステツプがそれぞれ通
過される。
セグメント電流Ｉ３からセグメント電流ｆ４までの狭い
範囲に対して第２図中にＲ−２Ｒ回路網の複数個のステ
ップが拡大されて記入されている。
範囲に対して第２図中にＲ−２Ｒ回路網の複数個のステ
ップが拡大されて記入されている。
それぞれ２Ｒの値を有するセグメントの７つの抵抗は１
２ビツトの精度でなければならない。それに対してＲ−
２Ｒ回路網は５１２ステツプに相応して９ビツトの精度
であればよい、すなわち、この回路網の抵抗は、Ｒ−２
Ｒ回路網が補正される必要なしに、±０．２％の相対的
精度を有し得る。
２ビツトの精度でなければならない。それに対してＲ−
２Ｒ回路網は５１２ステツプに相応して９ビツトの精度
であればよい、すなわち、この回路網の抵抗は、Ｒ−２
Ｒ回路網が補正される必要なしに、±０．２％の相対的
精度を有し得る。
ディジタル−アナログ変換器の生けた上げ、すなわち２
進数０１１ １１１ １１１から２進数１ｏｏ ｏｏ
ｏ ｏｏｏへのけた上げはセグメントの各々において
繰り返され、従って１２ビツトの純粋なＲ−２Ｒ回路網
における生けた上げよりも係数４だけ非臨界的である。
進数０１１ １１１ １１１から２進数１ｏｏ ｏｏ
ｏ ｏｏｏへのけた上げはセグメントの各々において
繰り返され、従って１２ビツトの純粋なＲ−２Ｒ回路網
における生けた上げよりも係数４だけ非臨界的である。
別の利点として、本発明によるディジタル−アナログ変
換器の伝達特性は同一の抵抗許容差において１２ビツト
の純粋なＲ−２Ｒ回路網の伝達特性よりも小さい非直線
性を有する。また微分非直線性、すなわち理想的なｌ
ＬＳＢ間隔からの２つの隣接するアナログ値の偏差が本
発明によるディジタル−アナログ変換器では改善される
ので、従来の１２ビツトのＲ−２Ｒ回路網の場合よりも
大きな抵抗許容差においてｍ調性が達成される。多くの
用途では、Ｏ，１％よりも良好な直線性を有するトラン
スデユーサは少ないので、変換器特性を理想的な直線に
できるかぎり良好にフィツトさせ、ることよりもステッ
プの大きさが統一されていることのほうが重要である。
換器の伝達特性は同一の抵抗許容差において１２ビツト
の純粋なＲ−２Ｒ回路網の伝達特性よりも小さい非直線
性を有する。また微分非直線性、すなわち理想的なｌ
ＬＳＢ間隔からの２つの隣接するアナログ値の偏差が本
発明によるディジタル−アナログ変換器では改善される
ので、従来の１２ビツトのＲ−２Ｒ回路網の場合よりも
大きな抵抗許容差においてｍ調性が達成される。多くの
用途では、Ｏ，１％よりも良好な直線性を有するトラン
スデユーサは少ないので、変換器特性を理想的な直線に
できるかぎり良好にフィツトさせ、ることよりもステッ
プの大きさが統一されていることのほうが重要である。
ディジタル−アナログ変換器の抵抗回路網の抵抗の精度
に関係して、それぞれＭＳＨに対応付けられている複数
個の抵抗が補正されなければならない。薄膜抵抗の精度
を上まわる±０．２％の相対的精度が要求される場合、
本発明による第１図の１２ビツトのディジタル−アナロ
グ変換器ではセグメント回路網の抵抗のみが補正または
トリミングされればよいであろう。この措置はＲ−２Ｒ
回路網の抵抗の補正またはトリミングよりも簡単であり
、また所要時間が少ない。従って、より大きい抵抗精度
ではＲ−２Ｒ回路網のＭＢＳも補正またはトリミングさ
れなければならず、それにより補正費用が著しく上昇す
る。
に関係して、それぞれＭＳＨに対応付けられている複数
個の抵抗が補正されなければならない。薄膜抵抗の精度
を上まわる±０．２％の相対的精度が要求される場合、
本発明による第１図の１２ビツトのディジタル−アナロ
グ変換器ではセグメント回路網の抵抗のみが補正または
トリミングされればよいであろう。この措置はＲ−２Ｒ
回路網の抵抗の補正またはトリミングよりも簡単であり
、また所要時間が少ない。従って、より大きい抵抗精度
ではＲ−２Ｒ回路網のＭＢＳも補正またはトリミングさ
れなければならず、それにより補正費用が著しく上昇す
る。
１２ビツトのディジタル−アナログ変換器の１６Ｘ２５
６のセグメント化の際にはＲ−２Ｒ回路網の抵抗は±０
．４％の精度でなければならない。
６のセグメント化の際にはＲ−２Ｒ回路網の抵抗は±０
．４％の精度でなければならない。
しかし、この場合、補正またはトリミングすべきセグメ
ント抵抗の数はＩ５に上昇する。
ント抵抗の数はＩ５に上昇する。
薄膜抵抗とならんで、１％よりも良好な相対的精度で製
造され得るポリシリコン抵抗を使用することも考えられ
る。それによって、補正またはトリミングをせずに、７
ビツトの分解能が得られる。
造され得るポリシリコン抵抗を使用することも考えられ
る。それによって、補正またはトリミングをせずに、７
ビツトの分解能が得られる。
従って、１２ビツトの変換器では５つのＭＳＢが補正ま
たはトリミングされなければならない。トリミングは好
ましくはレーザートリミングにより行われ、その際に導
電帯の溶断に基づくディジタル・トリミングはアナログ
・トリミングよりも不正確であるが、所要時間は少な（
てすむ。
たはトリミングされなければならない。トリミングは好
ましくはレーザートリミングにより行われ、その際に導
電帯の溶断に基づくディジタル・トリミングはアナログ
・トリミングよりも不正確であるが、所要時間は少な（
てすむ。
抵抗回路網の抵抗としては、抵抗として接続されている
ＭＯＳトランジスタも通している。その際に本発明によ
るディジタル−アナログ変換器では、しきい電圧を介し
てＲＯｎ値に影響する基板制御因子の影響が減ぜられる
。セグメント化により、直接しきい電圧およびＲＯｎ値
に作用するＲ−２Ｒ回路網の縦抵抗Ｒに生じる種々の基
板電圧が減ぜられる。
ＭＯＳトランジスタも通している。その際に本発明によ
るディジタル−アナログ変換器では、しきい電圧を介し
てＲＯｎ値に影響する基板制御因子の影響が減ぜられる
。セグメント化により、直接しきい電圧およびＲＯｎ値
に作用するＲ−２Ｒ回路網の縦抵抗Ｒに生じる種々の基
板電圧が減ぜられる。
所要の分解能を達成するための他の方法は、補正回路網
により出力電流Ｉｏｕｔを補正することである。その際
に目標値からの出力電流の偏差が検出かつ記憶される。
により出力電流Ｉｏｕｔを補正することである。その際
に目標値からの出力電流の偏差が検出かつ記憶される。
出力電流の誤差はディジタル−アナログ変換器において
補正回路網、たとえば誤差補正用ディジタル−アナログ
変換器により補正される。
補正回路網、たとえば誤差補正用ディジタル−アナログ
変換器により補正される。
出力電流自体の誤差を記憶するためには２つの方法があ
る。その１つは、回路網の誤差を１つの追加的な回路に
より直接にチップ上で測定して１つのランダムアクセス
メモリ （ＲＡＭ）内に記憶する方法である。その際に
回路網の誤差は常に検出され、またＲＡＭが新たにプロ
グラムされる。
る。その１つは、回路網の誤差を１つの追加的な回路に
より直接にチップ上で測定して１つのランダムアクセス
メモリ （ＲＡＭ）内に記憶する方法である。その際に
回路網の誤差は常に検出され、またＲＡＭが新たにプロ
グラムされる。
それによって、この形態の補正はディジタル−アナログ
変換を行う回路網の経時特性および部分的に温度特性を
も検出する。
変換を行う回路網の経時特性および部分的に温度特性を
も検出する。
しかし、補正回路網はプログラム可能なリードオンリー
メモリ（ＦＲＯＭ）によっても制御され得る。この場合
、決定すべき条件、たとえば温度のもとで回路網の誤差
はただ１回求められ、またそれに応じてＦＲＯＭがプロ
グラムされる。たとえばレーザートリミングによる抵抗
の直接的補正にくらべて、この形態の補正は、ＰＲＯＭ
がチ・７プの組立て後に初めてプログラムされなければ
ないという利点を有する。基板のソーイングまたはチッ
プの組立てにより生ずる誤差は補正により考慮に入れら
れる。
メモリ（ＦＲＯＭ）によっても制御され得る。この場合
、決定すべき条件、たとえば温度のもとで回路網の誤差
はただ１回求められ、またそれに応じてＦＲＯＭがプロ
グラムされる。たとえばレーザートリミングによる抵抗
の直接的補正にくらべて、この形態の補正は、ＰＲＯＭ
がチ・７プの組立て後に初めてプログラムされなければ
ないという利点を有する。基板のソーイングまたはチッ
プの組立てにより生ずる誤差は補正により考慮に入れら
れる。
本発明による第１図のディジタル−アナログ変換器の温
度特性は、変換器の端子ＶＲＥＦにおける参照電圧ＵＲ
ＥＦが抵抗ＲＳにより回路網に給電する参照電流Ｉ Ｒ
ＥＦに変換され、またこの電流源の抵抗ＲＳが反転出力
演算増幅器ＯＰＡの負帰還技路内の抵抗ＲＧと同゛−の
温度特性を有するならば、−次近似で完全に補正され得
る。この場合参明電流は異なる損性を有し、従ってまた
ディジタル−アナログ変換器の出力電圧ＵＡは所望の応
用目的に応じて双極性であり得る。
度特性は、変換器の端子ＶＲＥＦにおける参照電圧ＵＲ
ＥＦが抵抗ＲＳにより回路網に給電する参照電流Ｉ Ｒ
ＥＦに変換され、またこの電流源の抵抗ＲＳが反転出力
演算増幅器ＯＰＡの負帰還技路内の抵抗ＲＧと同゛−の
温度特性を有するならば、−次近似で完全に補正され得
る。この場合参明電流は異なる損性を有し、従ってまた
ディジタル−アナログ変換器の出力電圧ＵＡは所望の応
用目的に応じて双極性であり得る。
第１図はＲ−２Ｒおよびセグメント回路網を有するディ
ジタル−アナログ変換器の部分等価回路図、第２図は７
セグメントを有する１２ビツトの本発明によるディジタ
ル−アナログ変換器を説明するための図である。 ＭＮＩ、ＭＮ２・・・トランジスタ、ＯＰＡ、ＯＰＳ・
・・演算増幅器、ＳＡ・・・参照直流電流源、ＶＡ・・
・出力端子、ＶＲＥＦ・・・参照直流電圧源。 （Ｓ、（自冒峡１メ、ｔ７４１；月 ’、−：”＋ ’
！’・ｒ 治ＩＧ １ 国旨昌昌扁回回饗巨
ジタル−アナログ変換器の部分等価回路図、第２図は７
セグメントを有する１２ビツトの本発明によるディジタ
ル−アナログ変換器を説明するための図である。 ＭＮＩ、ＭＮ２・・・トランジスタ、ＯＰＡ、ＯＰＳ・
・・演算増幅器、ＳＡ・・・参照直流電流源、ＶＡ・・
・出力端子、ＶＲＥＦ・・・参照直流電圧源。 （Ｓ、（自冒峡１メ、ｔ７４１；月 ’、−：”＋ ’
！’・ｒ 治ＩＧ １ 国旨昌昌扁回回饗巨
Claims (1)
- 【特許請求の範囲】 １）参照直流電圧源（ＶＲＥＦ）または参照直流電流源
（ＳＡ）の一方の端子がＲ−２Ｒ回路網を含んでいる回
路網の入力端に接続され、また他方の端子が接地点（Ｇ
ＮＤ）と、それぞれ共通に制御されるトランジスタによ
り実現されている複数個の切換スイッチ（Ｓ＾０ないし
Ｓ＾ｎ、Ｓ＿１ないしＳ＿ｎ）のそれぞれ第１の端子と
に接続されており、切換スイッチ（Ｓ＾０ないしＳ＾ｎ
、Ｓ＿１ないしＳ＿ｎ）の両切換位置で電流を通ずる第
２の端子が回路網の各１つの出力端と接続されており、
また切換スイッチ（Ｓ＾０ないしＳ＾ｎ、Ｓ＿１ないし
Ｓ＿ｎ）のそれぞれ第３の端子が、抵抗（ＲＧ）を介し
て負帰還されており変換器の出力端を形成する演算増幅
器（ＯＰＡ）の反転入力端（−）に接続されている集積
可能なディジタル−アナログ変換器において、前記回路
網が、複数個の抵抗（２Ｒ）がＲ−２Ｒ回路網に対して
並列に接続されている抵抗回路網から形成されることを
特徴とするディジタル−アナログ変換器。 ２）並列に接続されている抵抗（２Ｒ）が等しい大きさ
であることを特徴とする特許請求の範囲第１項記載のデ
ィジタル−アナログ変換器。 ３）並列に接続されている抵抗がＲ−２Ｒ回路網の入力
抵抗と等しい大きさであることを特徴とする特許請求の
範囲第１項または第２項記載のディジタル−アナログ変
換器。 ４）並列に接続されている抵抗（２Ｒ）がＲ−２Ｒ回路
網の入力抵抗の２倍の大きさであり、またセグメント回
路網およびＲ−２Ｒ回路網が抵抗（Ｒ）を介して互いに
接続されていることを特徴とする特許請求の範囲第１項
または第２項記載のディジタル−アナログ変換器。 ５）並列に接続されている抵抗（２Ｒ）に対応付けられ
ている切換スイッチ（Ｓ＿１ないしＳ＿ｎ）の駆動が、
評価すべきディジタルコードの最上位ビットにより行わ
れることを特徴とする特許請求の範囲第１項ないし第４
項のいずれか１項に記載のディジタル−アナログ変換器
。 ６）並列に接続されている抵抗（２Ｒ）に対応付けられ
ている切換スイッチ（Ｓ＿１ないしＳ＿ｎ）の駆動のた
めに使用されるビットがデコードされることを特徴とす
る特許請求の範囲第１項ないし第５項のいずれか１項に
記載のディジタル−アナログ変換器。 ７）並列に接続されている抵抗（２Ｒ）に対応付けられ
ている切換スイッチ（Ｓ＿１ないしＳ＿ｎ）の駆動のた
めに使用されるビットがそれ自体は公知の仕方で２進重
み付けを実現することを特徴とする特許請求の範囲第１
項ないし第６項のいずれか１項に記載のディジタル−ア
ナログ変換器。 ８）回路網の出力電流（Ｉｏｕｔ）が補正回路網により
補正されることを特徴とする特許請求の範囲第１項ない
し第７項のいずれか１項に記載のディジタル−アナログ
変換器。 ９）補正回路網がＰＲＯＭおよび補正ディジタル−アナ
ログ変換器により実現されることを特徴とする特許請求
の範囲第１項ないし第７項のいずれか１項に記載のディ
ジタル−アナログ変換器。 １０）補正回路網がＲＡＭおよび補正ディジタル−アナ
ログ変換器により実現されることを特徴とする特許請求
の範囲第１項ないし第７項のいずれか１項に記載のディ
ジタル−アナログ変換器。 １１）回路網の抵抗（Ｒ−２Ｒ）が薄膜抵抗として構成
されていることを特徴とする特許請求の範囲第１項ない
し第１０項のいずれか１項に記載のディジタル−アナロ
グ変換器。 １２）回路網の抵抗（Ｒ−２Ｒ）がポリシリコン抵抗と
して構成されていることを特徴とする特許請求の範囲第
１項ないし第１１項のいずれか１項に記載のディジタル
−アナログ変換 器。 １３）回路網の抵抗（Ｒ−２Ｒ）が、抵抗として構成か
つ接続された金属酸化物半導体トランジスタにより構成
されていることを特徴とする特許請求の範囲第１項ない
し第１０項のいずれか１項に記載のディジタル−アナロ
グ変換器。 １４）参照直流電圧源の参照電圧（ＶＲＥＦ）が出力演
算増幅器（ＯＰＡ）の負帰還回路内の抵抗（ＲＧ）と同
一の温度特性を有する抵抗（ＲＳ）により、回路網に給
電する参照電流（ＩＲＥＦ）に変換されることを特徴と
する特許請求の範囲第１項ないし第１３項のいずれか１
項に記載のディジタル−アナログ変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3534862.3 | 1985-09-30 | ||
| DE3534862 | 1985-09-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6282822A true JPS6282822A (ja) | 1987-04-16 |
Family
ID=6282374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61231082A Pending JPS6282822A (ja) | 1985-09-30 | 1986-09-29 | デイジタル−アナログ変換器 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0217224A3 (ja) |
| JP (1) | JPS6282822A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0365087A (ja) * | 1989-07-31 | 1991-03-20 | Gold Star Co Ltd | サーボモーターの速度制御回路 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4843394A (en) * | 1988-01-21 | 1989-06-27 | Advanced Micro Devices, Inc. | Digital-to-analog converter with no offset-induced errors |
| FR2709017B1 (fr) * | 1993-08-12 | 1995-09-22 | Snecma | Circuit de détection de la position de plusieurs contacteurs bipolaires et application à un inverseur de poussée d'un turboréacteur. |
| EP1298800A1 (en) | 2001-09-28 | 2003-04-02 | STMicroelectronics Limited | Ramp generator |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4029949A (en) * | 1975-07-08 | 1977-06-14 | The Charles Stark Draper Laboratory, Inc. | Servo-controlled microscope stage |
| US4338592A (en) * | 1980-02-11 | 1982-07-06 | Hybrid Systems Corporation | High accuracy digital-to-analog converter and transient elimination system thereof |
-
1986
- 1986-09-16 EP EP86112802A patent/EP0217224A3/de not_active Withdrawn
- 1986-09-29 JP JP61231082A patent/JPS6282822A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0365087A (ja) * | 1989-07-31 | 1991-03-20 | Gold Star Co Ltd | サーボモーターの速度制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0217224A2 (de) | 1987-04-08 |
| EP0217224A3 (de) | 1987-07-01 |
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