JPH0365087A - サーボモーターの速度制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、サーボモータに速度制御回路に係るもので、
詳しくは、サーボモーターの回転により発生する　周波
数をカウントし　そのサーボモーターの制御電圧に変換
し得るようにしたサーボモーターの速度制御回路に関す
るものである。

［従来の技術］ 従来、サーボモーターの速度制御装置においては、第３
図に示したように、サーボモーターの回転により発生す
る周波数発生信号（Ｆｒｅｑｕｅｎｃｙ　Ｇｅｎｅｒａ
ｔｏｒ　ｉ　ＦＧ）及びクロック信号（ＣＬＫ）を受け
制御を行う制御部（１）と、該制御部（１）の制御を受
け上記周波数発生信号（ＦＧ）の周期をカウントする速
度検出カウンター（２）と、上記制御部（１）の制御を
受けその速度検出カウンター（２）の出力信号をラッチ
するラッチ部（３）と、上記制御部（１）の制御を受け
そのラッチ部（３）の出力信号をパルス幅変調するパル
ス幅変調信■■■煤i４）と、該パルス幅変調信号発生
部（４）の出力信号中低域信号のみ通過させる　低域通
過フィルター（５）にとより構成されていた。

そして、このような従来装置においては、制御部（１）
に周波数発生信号（ＦＧ）が入力すると、その制御部（
１）でプリセット信号が出力し速度検出カウンター（２
）に即加され、よって、該速度検出カウンター（２）は
制御部（１）を通るクロック信号（ＣＬＫ）をカウント
して周波数発生信号（ＦＧ）の周期をカウントし、その
カウント信号は制御部（１）のラッチ制御信号によりラ
ッチ部（３）にラッチされ、該ラッチ部（３）の出力信
号は、制御部（１）の制御信号によりパルス幅変調信号
発生部（４）でパルス幅変調された後低域通過フィルタ
ー（５）を■■■■ｘエラー信号に出力されていた。

［発明が解決しようとする課題］ 然るに、このような従来のサーボモーター速度制御装置
においては、パルス幅変調信号発生部等を使用していた
ため、その構造が複雑になり、且つ、速度制御用パルス
幅変調信号を低域通過フィルターを通過させてキャリヤ
分を除去し、速度エラーを除去するためのアナログ信号
や出力していたため、低域通過フィルターにおいて、位
相の遅延が発生され、そのためにサーボモーターの速度
制御を正確に行い得ないという欠点があった。

それで、このような問題点を解決するため、本発明者達
は研究を重ねた結果、次のような制御回路を創案し提供
しようとするものである。

従って、本発明の目的は、サーボモーターの速度を検出
し、該サーボモーターの速度エラーを位相の遅延なしに
正確に制御し得るサーボモーターの速度制御回路を提供
しようとするものである。

又、本発明の他の目的は、パルス幅変調信号発生器及び
低域通過フィルターを使用せずに、サーボモーターの検
出速度による速度エラー制御電圧を出力する簡単な構造
のサーボモーターの速度制御回路を提供しようとするも
のである。

［課題を解決するための手段］ そして、このような本発明の目的は、基本的には、周波
数発生信号（ＦＧ）の周期の間　基本クロック信号をカ
ウントした後ラッチ部にラッチし、該ラッチした信号を
アナログ信号に変換して速度エラー制御信号に出力する
ようになることにより達成されるのである。

［実施例］ 以下、本発明に実施例を図面を用いて詳細に説明する。

第１図は本発明に係るサーボモーター速度制御回路図で
、図面に示したように、サーボモーターの回転により発
生する周波数発生信号（ＦＧ）が　フリップフロップ（
ＦＦ１）のクロック端子（ＣＫ）に即加するように接続
し、基本クロック信号（ＣＬＫ）がナンドゲート（ＮＤ
１）の一方側入力端子及びフリップフロップ（ＦＦ２−
ＦＦ４）のクロック端子（ＣＫ）に共通印即加するよう
に接続し、該フリップフロップ（ＦＦ１−ＦＦ３）の出
力端子（Ｑ１−Ｑ３）をフリップフロップ（ＦＦ２−Ｆ
Ｆ４）の入■［子（Ｄ）に接続する。

次いで、上記フリップフロップ（ＦＦ２）、（ＦＦ４）
の出力端子（Ｑ２）、（Ｑ４）をノアゲート（ＮＲ１）
を通って上記ナンドゲート（ＮＤ１）の他方側入力端子
に接続し、上記フリップフロップ（ＦＦ４）の出力端子
（Ｑ４）をフリップフロップ（ＦＦ１）のリセット端子
（Ｒ）に接続すると共にインバーター（Ｉ２）を通って
ノアゲート（ＮＲ２）の一方側入力端子に接続する。

次いで、上記フリップフロップ（ＦＦ３）の出力端子（
Ｑ３）をノアゲート（ＮＲ２）の他方側入力端子に接続
し、上記ナンドゲート（ＮＤ１）の出力端子をインバー
ター（Ｉ１）の入力端子に接続することにより本発明に
係るサーボモーター速度制御回路の制御部（１１）が構
成されている。一方、該制御部（１１）のカウントクロ
ック信号出力端子であるインバーター（Ｉ１）の出力端
子をフリップフロップ（ＦＬ１）のクロック端子に接続
し、ロード信号出力端子である　ノアゲート（ＮＲ２）
の出力端子をフリップフロップ（ＦＬ１−ＦＬ１３）の
ロード端子iＬＤ）に共通接続する。次いで、そのフリ
ップフロップ（ＦＬ１−ＦＬ１２）の出力端子（Ｑ）を
フリップフロップ（ＦＬ２−ＦＬ１３）のクロック端子
（ＣＫ）に夫々接続することにより本発明に係るサーボ
モーター速度制御回路のカウント部（１２）が構成され
ている。

又、上記制御部（１１）のラッチ信号出力端子であるフ
リップ（ＦＦ２）の出力端子（Ｑ２）をフリップフロッ
プ（ＦＲ１−ＦＲ１０）のクロック端子（ＣＫ）に共通
接続し、上記カウント部（１２）のフリップフロップ（
ＦＬ１−ＦＬ１０）の出力端子（Ｑ）をフリップフロッ
プ（ＦＲ１−ＦＲ１０）の入力端子（Ｄ）に夫々接続す
ることにより本発明に係るサーボモーター速度制御回路
のラッチ部（１３）が構成されている。更に、接地した
抵抗（Ｒ１１）を抵抗（Ｒ１−Ｒ９）を通って抵抗（Ｒ
２２）及び演算増幅器（ＯＰ１）の非反転入力端子に接
続すると共■Ａそれら抵抗（Ｒ１１、Ｒ１−Ｒ９、Ｒ２
２）の各接続点を抵抗（Ｒ１２−Ｒ２１）を通って各ス
イッチ（ＳＷ１−ＳＷ１０）に夫々接続し、それらスイ
ッチ（ＳＷ１−ＳＷ１０）の一方側端子（ａ１−ａ１０
）は接地に接続し、他方側端子（ｂ１−ｂ１０）は電源
端子（ＵＤＤ）に夫々接続する。

次いで、上記ラッチ部（１３）のフリップフロップ（Ｆ
Ｒ１−ＦＲ１０）の各出力端子（Ｑ）を上記各スイッチ
（ＳＷ１−ＳＮ１０）の制御端子に接続することにより
本発明に係るサーボモーターは速度制御回路のディジタ
ル／アナログ変換部（１４）が構成されている。

そして、上記カウント部（１２）のフリップフロップ（
ＦＬ１１−ＦＬ１２）の出力端子（Ｑ）をナンドゲート
（ＮＤ２）を通ってフリップフロップ（ＦＲ１１）の入
力端子（Ｄ）及び上記制御部（１１）のナンドゲート（
ＮＤ１）の入力端子に接続し、上記フリップフロップ（
ＦＬ１２、ＦＬ１３）の出力端子（Ｑ）をナンドゲート
（ＮＤ３）を通ってフリップフロップ（ＦＲ１２）の入
力端子（Ｄ）に接続し、上記制御部（１１）のフリップ
フロップ（ＦＦ２）の出力端子（Ｑ２）を上記フリップ
フロップ（ＦＲ１１、ＦＲ１２）のクロック端子（ＣＫ
）に共通接■■驍■■■謔阮｛発明に係るサーボモータ
ー速度制御回路の低速検出ラッチ部（１５）が構成され
ている。

且つ、上記ディジタル／アナログ変換部（１４）の出力
端子である演算増幅器（ＤＰ１）の出力端子をスイッチ
（ＳＮ１２）を通ってコンデンサー（Ｃ１）及び演算増
幅器（ＯＰ３）の非反転入力端子に接続すると共に各ス
イッチ（ＳＷ１１）、（ＳＷ１３）を再び通して接地及
び電源端子（ＵＤＤ）に夫々接続する。

次いで、上記低速検出ラッチ部（１５）のフリップフロ
ップ（ＦＲ１１）の出力端子（Ｑ）及びナンドゲート（
ＮＤ２）の出力端子をナンドゲート（ＮＤ４）を通って
スイッチ（ＳＷ１１）の制御端子に接続し、上記フリッ
プフロップ（ＦＲ１２）の出力端子（Ｑ）及びナンドゲ
ート（ＮＤ２）の出力端子をナンドゲート（ＮＤ５）を
通しインバーター（Ｉ３）を通してスイッチ（ＳＷ１３
）の制御端子に接続する。次いで、上記フリップフロッ
プ（ＦＲ１２）の出力端子（Ｑ）をインバーター（Ｉ４
）を通した後上記制御部（１１）のフリップフロップ（
ＦＦ４）のｏ力端子（Ｑ４）及びナンドゲート（ＮＤ４
）の出力端子と共にノアゲート（ＮＲ３）を通してスイ
ッチ（ＳＷ１２）の制御端子に接続することにより本発
明に係るサーボモーター速度制御回路の速度エラー制御
出力部（１６）が構成されている。

［作　用］ このように構成された本発明に係るサーボモーター速度
制御回路の作用について説明すると次のようである。第
１図及び第２図に示したように、制御部（１１）に即加
する基本クロック信号（ＣＬＫ）はカラー放送周波数（
ｆｓｃ／２）を使用するものであって、該基本クロック
信号（ＣＬＫ）が第２図（Ａ）に示したように入力する
と該基本クロック信号（ＣＬＫ）はフリップフロップ（
ＦＦ２−ＦＦ４）のクロック端子（ＣＫ）に即加される
。

従って、このとき、サーボモーターの回転により発生す
る周波数発生信号（ＦＧ）が第２図（Ｂ）に示したよう
に入力すると、該周波数発生信号（ＦＧ）の下降エッジ
で、フリップフロップ（ＦＦ１）がクロックキングされ
、その入力端子（Ｄ）に入力する電源端子（ＶＤＤ）の
高電位が第２図（Ｃ）に示したように、その出力端子（
Ｑ１）に出力しフリップフロップ（ＦＦ２）の入力端子
（Ｄ）に即加される。

従って、以後、基本クロック信号（ＣＬＫ）の下降エッ
ジでフリップフロップ（ＦＦ２）の出力端子（Ｑ２）に
第２図（Ｄ）に示したように、高電位信号が出力してフ
リップフロップ（ＦＦ３）の入力端子（Ｄ）に即加され
る。

よって、その後、基本クロック信号（ＣＬＫ）の下降エ
ッジでフリップフロップ（ＦＦ３）の出力端子（Ｑ３）
に第２図（Ｅ）に示したように高電位信号が出力してフ
リップフロップ（ＦＦ４）の入力端子（Ｄ）に即加され
、以後、基本クロック信号（ＣＬＫ）の下降エッジでフ
リップフロップ（ＦＦ４）の出力端子（Ｑ４）に第２図
（Ｆ）に示したように高電位信号が出力され、該高電位
信号はフリップフロップ（ＦＦ１）のリセット端子（Ｒ
）に即加してそのフリップフロップ（ＦＦ１）をリセッ
トさせるためその出力端子（Ｑ１）に第２図（Ｃ）に示
したように癈ｄ位信号が出力される。

従って、フリップフロップ（ＦＦ２）、（ＦＦ３）、（
ＦＦ４）の出力端子（Ｑ２）、（Ｑ３）、（Ｑ４）には
第２図（Ｄ）、（Ｅ）、（Ｆ）に示したように、順次に
低電位信号が出力される。結局、周波数発生信号（ＦＧ
）が低電位になった後フリップフロップ（ＦＦ２）、（
ＦＦ３）、（ＦＦ４）の出力端子（Ｑ２）、（Ｑ３）、
（Ｑ４）には順次に基本クロック信号（ＣＬＫ）の３周
期の間高電位信号が出力される。

且つ、上記のように、フリップフロップ（ＦＦ４）に出
力端子（Ｑ４）に高電位信号が出力するときその高電位
信号はインバーター（Ｉ２）で第２図（Ｇ）に示したよ
うに低電位信号に反転してノアゲート（ＮＲ２）の一方
側入力端子に即加され、このような状態で、フリップフ
ロップ（ＦＦ３）の出力端子（Ｑ３）に第２図（Ｅ）に
示したように低電位信号が出力するとき　そのノアゲー
ト（ＮＲ２）の出力端子に第２図（Ｈ）に示したように
高電位信号が出力され、該高電位信号はフリップフロッ
プ（ＦＬ１−ＦＬ１３）のロード端子（ＬＤ）にロード
信号に即加■Ａよって、そのフリップフロップ（ＦＬ１
−Ｆ６１３）はその入力端子（Ｄ）に即加する　初期の
値をロードしてその出力端子（Ｑ）に夫々出力するよう
になる。

又、上記のように、フリップフロップ（ＦＦ２）の出力
端子（Ｑ２）に高電位信号が出力し又は、フリップフロ
ップ（ＦＦ４）の出力端子（Ｑ４）に高電位信号が出力
する場合は、ノアゲート（ＮＲ１）の出力端子に第２図
（Ｉ）に示したように低電位信号が出力してナンドゲー
ト（ＮＤ１）の入力端子に即加され、よって、該ナンド
ゲート（ＮＤ１）では第２図（Ｊ）に示したように他の
入力端子に即加する信号に係わりなく高電位信号が出力
される。

即ち、ノアゲート（ＮＲ１）で低電位信号が出力する基
本クロック信号（ＣＬＫ）の５周期の間基本クロック信
号（ＣＬＫ）がナンドゲート（ＮＤ１）を通らなくなり
、以後、ノアゲート（ＮＲ１）で高電位信号が出力する
とき　その基本クロック信号（ＣＬＫ）はナンドゲート
（ＮＤ１）で第２図（Ｊ）に示したように反転して出力
された後　インバーター（Ｉ１）で第２図（Ｋ）に示し
たように再び反転してフリップフロップ（ＦＬ１）のク
ロック端子（ＣＫ）に即加される。

このように、カウント部（１２）に基本クロック信号（
ＣＬＫ）が即加することによりそのフリップフロップ（
ＦＬ１−ＦＬ１３）は上記のようにロードされた初期の
値からカウントを行ってその出力端子（Ｑ）に夫々出力
するようになる。そしてこのようにカウントを行う途中
に、周波順発生信号（ＦＧ）が第２図（Ｂ）に示したよ
うに再び下降エッジになると、フリップフロップ（ＦＦ
１）の出力端子（Ｑ１）に第２図（Ｃ）に示したように
再び高電位信号が出力され、よって、フリップフロップ
（ＦＦ２）、（ＦＦ３）、（ＦＦ４）の出力端子（Ｑ）
、（Ｑ３）Ａ（Ｑ４）にも第２図（Ｄ）、（Ｅ）、（Ｆ
）に示したように順次高電位信号が出力される。

且つ、このようにフリップフロップ（ＦＦ２）の出力端
子（Ｑ２）に高電位信号が出力するとき上記したように
、ノアゲート（ＮＲ１）で低電位信号が出力されるため
、基本クロック信号（ＣＬＫ）がカウント部（１２）に
即加しなくなり、それ以上カウントされなくなる。結局
、カウント部（１２）は、周波数発生信号（ＦＧ）が下
降エッジになり基本クロック信号（ＣＬＫ）の５周基の
間である中止期間後に、初期の値から基本クロック信号
（ＣＬＫ）をカウントし始め、以後周波数発生信号（Ｆ
Ｇ）が再び下降エッジとなるとき、カウントを中止する
ようになるＢ このようにカウントを中止する間に、上記カウント部（
１２）のカウント信号がラッチ部（１３）にラッチさせ
る。即ち、フリップフロップ（ＦＦ２）の出力端子（Ｑ
２）に低電位信号が出力するときカウント部（１２）の
１０ビットカウント信号であるフリップフロップ（ＦＬ
１−ＦＬ１０）の出力信号がラッチ部（１３）のフリッ
プフロップ（ＦＲ１−ＦＲ１０）に夫々ラッチされ、そ
の出力端子（Ｑ）に出力される。

そして、該ラッチ部（１３）のフリップフロップ（ＦＲ
１−ＦＲ１０）で出力する信号は　ディジタル／アナロ
グ変換部（１４）のスイッチ（ＳＷ１−ＳＷ１０）の制
御端子に即加し該スイッチ（ＳＷ１−ＳＷ１０）を一方
側端子（ａ１−ａ１０）又は他方側端子（ｂ１−ｂ１０
）に短絡させる。

例えば、フリップフロップ（ＦＲ１）の出力信号が高電
位の場合にスイッチ（ＳＷ１）はその一方側端子（ａ１
）に短絡し、低電位の場合はその他方側端子（ｂ１）に
短絡される。同様に、クリップフロップ（ＦＲ２−ＦＲ
１０）の出力信号が高電位又は低電位になることにより
スイッチ（ＳＷ２−ＳＷ１０）はその一方側端子（ａ２
−ａ１０）又は他方側端子（ｂ２−ｂ１０）に夫々短絡
され、よって、ラッチ部（１３）で出力する　１０バッ
トの信号はディジタル／アナログ変換部（１４）でアナ
ログ信号に反転し演算増幅器（ＯＰ１）の出力端子に出
力される。

即ち、ディジタル／アナログ変換部（１４）の抵抗（Ｒ
１〜Ｒ１０）の値を同様に設定し、抵抗（Ｒ１１−Ｒ２
３）の値を上記抵抗（Ｒ１−Ｒ１０）の値の２倍と同様
に設定しておき、上記ラッチ部（１３）で出力する１０
ビット信号の値を２であると假定すると、該１０ビット
信号の値（Ｚ）は、ディジタル／アナログ変換部（１４
）でＶＤＤ／１０２４（１０２３−２）のアナログ信号
に変換して演算増幅器（ＯＰ１）の出力端子に出力され
る。

一方、上記カウント部（１２）の上位カウント用である
フリップフロップ（ＦＬ１１−ＦＬ１３）で凡て高電位
信号が出力されない場合はナンドゲート（ＮＤ２）、（
ＮＤ３）で高電位信号が出力してフリップフロップ（Ｆ
Ｒ１１）、（ＦＲ１２）の入力端子（Ｄ）、（Ｄ）に即
加され、よって、上記のようにフリップフロップ（ＦＦ
２）で低電位信号が出力する場合、そのフリップフロッ
プ（ＦＲ１１）、（ＦＲ１２）の入力端子（Ｄ）、（Ｄ
）に即加する高電位信号がラッチされその出力端子（Ｑ
）、（Ｑ）に高電位信号が出力させる。

従って、このとき、ナンドゲート（ＮＤ４）で低電位信
号が出力してノアゲート（ＮＲ３）の入力端子に即加す
ると共にスイッチ（ＳＷ１１）を開放させ、且つ、ナン
ドゲート（（ＮＤ５）で低電位信号が出力し、該低電位
信号はインバーター（Ｉ３）で高電位信号に反転してス
イッチ（ＳＷ１３）を短絡させ、又、このとき、上記フ
リップフロップ（ＦＲ１２）の出力端子（Ｑ）に出力し
た高電位信号はインバーター（Ｉ４）で低電位信号に反
転してノアゲート（ＮＲ３）の入力端子に即加される。

従って、このとき、上記のようにフリップフロップ（Ｆ
Ｆ４）の出力端子（Ｑ４）に低電位信号が出力する状態
においては、ノアゲート（ＮＲ３）で高電位信号が出力
してスイッチ（ＳＷ１２）を短絡させるようになる。

よって、上記のように、ディジタル／アナログ変換部（
１４）で出力するアナログ信号はスイッチ（ＳＷ１２）
及び演算増幅器（ＯＰ２）を通って出力端子（ＶＯ）に
速度エラー制御信号として出力される。

然るに、上記サーボモーターの回転により発生する周波
数発生信号（ＦＧ）の周波数があまり遅れ　カウント部
（１２）の上位カウント用のフリップフロップ（ＦＬ１
１−ＦＬ１３）で凡て高電位信号が出力すると、ナンド
ゲート（ＮＤ２）、（ＮＤ３）で低電位信号が出力され
、該ナンドゲート（ＮＤ２）で出力した低電位信号はナ
ンドゲート（ＮＤ１）の入力端子に即加するので基本ク
ロック信号（ＣＬＫ）がカウント部（１２）に即加する
のが遮断される。

且つ、このとき、上記ナンドゲート（ＮＤ２）で出力し
た低電位信号によりナンドゲート（ＮＤ４）で高電位信
号が出力してスイッチ（ＳＷ１１）が短絡され、そのナ
ンドゲート（ＮＤ５）で低電位信号が出力してスイッチ
（ＳＷ１２）が開放される。又、上記ナンドゲート（Ｎ
Ｄ２）で出力した低電位信号によりナンドゲート（ＮＤ
５）で高電位信号が出力し、該高電位信号はインバータ
ー（Ｉ３）で低電位信号に反転してスイッチ（ＳＷ１３
）が開放される。結局、この場合は、接地電位が演算増
幅器（ＯＰ２）を通って速度エラー制御信号に出力され
る。そしてＡナンドゲート（ＮＤ２）、（ＮＤ３）で出
力する低電位信号は、フリップフロップ（ＦＦ２）で低
電位信号が出力するとき、フリップフロップ（ＦＲ１１
）、（ＦＲ１２）にラッチして出力させる。

［発明の効果］ 以上、説明したように、本発明に係るサーボモーターの
速度制御回路においては、サーボモーターの回転により
発生する周波数発生信号の周期を基本クロック信号のカ
ウントによりカウントし、そのカウント値をラッチした
後アナログ信号に直接変換して速度エラー制御信号に出
力するようになっているため、位相の遅延なしにサーボ
モーターの速度を正確に制御し得ると共にその構造が可
成り簡単に構成されるという効果がある。又、サーボモ
ーターの回転速度があまり遅くて周波数発生信号の周期
が遅くなる場合においては、接地電位を速度エラー制御
信号に出力■驍謔■■■驍■■Ａサーボモーターの速度
を速やかに正常の速度に制御し得る効果がある。

【図面の簡単な説明】

第１図は本発明に係るサーボモーターの速度制御回路図
、第２図は第１図に示した各部の波形図、第３図は従来
サーボモーターの速度制御装置ブロック図で、図中

Claims (2)

【特許請求の範囲】
1. （１）．サーボモーターの回転により発生する周波数発
   生信号の周期ごとにラッチ制御信号を出力すると共に基
   本クロック信号の所定周期以後にロード信号を出力した
   後、上記基本クロック信号を通過させる制御部（１１）
   と、該制御部（１１）でロード信号が出力するとき初期
   の値をロードした後その制御部（１１）を通る基本クロ
   ック信号をカウントするカウント部（１２）と、上記制
   御部（１１）でラッチ制御信号が出力するとき上記カウ
   ント部（１２）のカウント値をラッチするラッチ部（１
   ３）と、該ラッチ部（１３）にラッチしたカウント値を
   アナログ信号に変換し出力するデイジタル／アナログ変
   換部（１４）と、該デイジタル／アナログ変換部（１４
   ）に出力信号を緩衝増幅し速度エラー制御信号に出力す
   る速度エラー制御出力部（１６）とにより構成されてな
   るサーボモーターの速度制御回路。
2. （２）．上記カウント部（１２）のカウント値が所定値
   以上の場合それを検出して上記基本クロック信号がその
   カウント部（１２）に供給されないようにし、その所定
   値以上の検出信号を上記制御部（１１）のラッチ制御信
   号によりラッチし上記速度エラー制御出力部（１６）で
   接地電位が出力されるようにする低速検出ラッチ部（１
   ５）を具備してなる請求項（１）記載のサーボモーター
   の速度制御回路。