JPS6284366A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS6284366A JPS6284366A JP60225228A JP22522885A JPS6284366A JP S6284366 A JPS6284366 A JP S6284366A JP 60225228 A JP60225228 A JP 60225228A JP 22522885 A JP22522885 A JP 22522885A JP S6284366 A JPS6284366 A JP S6284366A
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- JP
- Japan
- Prior art keywords
- bus
- address
- internal
- address bus
- bit
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
マイクロコンピュータであって、８ビット構成の内部ア
ドレスバス、８ビット構成のアドレス演算回路および複
数個の８ビット構成のアドレスバッファ回路を備え、外
部アドレスバス輻が増額したときにはこれに対応する数
のアドレスバッファ回路を用いるという筒中な構成によ
り、バス幅が増加した外部アドレスバスに対しても自在
にアクセスをｒ＝ｆ俺とする。
ドレスバス、８ビット構成のアドレス演算回路および複
数個の８ビット構成のアドレスバッファ回路を備え、外
部アドレスバス輻が増額したときにはこれに対応する数
のアドレスバッファ回路を用いるという筒中な構成によ
り、バス幅が増加した外部アドレスバスに対しても自在
にアクセスをｒ＝ｆ俺とする。
本発明はマイクロコンピュータに関するものであり、更
に詳しく言えば外部アドレスバスの幅が増加した場合に
もハードウェアを変えることなく自在に該アドレスバス
のアクセスを可ｒ針とするマイクロコンピュータに関す
るものである。
に詳しく言えば外部アドレスバスの幅が増加した場合に
もハードウェアを変えることなく自在に該アドレスバス
のアクセスを可ｒ針とするマイクロコンピュータに関す
るものである。
従来のコンピュータにおいては、アドレス空間を大きく
して外部アドレスバスを増やすと、これに対応して内部
アドレスバス幅も増やさなければならない０例えば外部
アドレスバス輻を１８ビットにすると、これに対応して
内部アドレスバス輻も１８ビットにする必要がある。
して外部アドレスバスを増やすと、これに対応して内部
アドレスバス幅も増やさなければならない０例えば外部
アドレスバス輻を１８ビットにすると、これに対応して
内部アドレスバス輻も１８ビットにする必要がある。
〔発［ｊｌが解決しようとする問題点〕ところで内部ア
ドレス幅を１８ビットにすれば、プログラン１、カウン
タ等のアドレス演算回路もまた１８ビット構成にする必
要があるから回路規模が増大するとともに、バス幅が変
わるたびに回路構成を変更しなければならないので煩雑
でもある。
ドレス幅を１８ビットにすれば、プログラン１、カウン
タ等のアドレス演算回路もまた１８ビット構成にする必
要があるから回路規模が増大するとともに、バス幅が変
わるたびに回路構成を変更しなければならないので煩雑
でもある。
もちろん、予め３２ビット構成にしておき外部アドレス
輻の増加に対処することも考えられるが、前述のように
外部アドレスバス輻が１８ビットで足りる場合は残り１
４ビットが無駄になり、ハードウェアの使用効率が極め
て低くなってしまう。
輻の増加に対処することも考えられるが、前述のように
外部アドレスバス輻が１８ビットで足りる場合は残り１
４ビットが無駄になり、ハードウェアの使用効率が極め
て低くなってしまう。
本発明はかかる従来例の問題点に鑑みて創作されたもの
であり、外部アドレスバス輻が増加した場合にもハード
ウェアを増加することなく外部アドレスバスをアクセス
することのＩＩＴ能なマイクロコンピュータの提供憂目
的とする。
であり、外部アドレスバス輻が増加した場合にもハード
ウェアを増加することなく外部アドレスバスをアクセス
することのＩＩＴ能なマイクロコンピュータの提供憂目
的とする。
本発明は８ビー／１・構成の内部バスと、前記内部バス
に接続された８ビット構成のアドレス演算回路と、各々
が前記内部バスに接続された複数個の８ビット構成の７
１９７４７７７回路とを有し、外部アドレスバス輻の増
減に対し、これに対応する数の前記アドレスバッファ回
路を適宜用いることにより、該外部アドレスバスのアク
セスを自在に行うことを特徴とする。
に接続された８ビット構成のアドレス演算回路と、各々
が前記内部バスに接続された複数個の８ビット構成の７
１９７４７７７回路とを有し、外部アドレスバス輻の増
減に対し、これに対応する数の前記アドレスバッファ回
路を適宜用いることにより、該外部アドレスバスのアク
セスを自在に行うことを特徴とする。
外部アドレスバスの輻が８ビット以内であれば、１個の
アドレスバッファ回路を使用することにより、外部アド
レスバスをアクセスすることができる。
アドレスバッファ回路を使用することにより、外部アド
レスバスをアクセスすることができる。
外部アドレスバスの幅が８ビットを越え１６ビット以内
であれば２個のアドレス／へ７フア回路を使用すること
により、外部アドレスバスを一度にアクセスすることが
できる。この場合、外部アドレスバスの方は一度に２バ
イトアクセスＯｒ能であるが、内部アドレスバスは１バ
イトずつのアクセスとなる。このため内部アドレスバス
のアクセスｉｆ １回の外部アドレスバスのアクセスに
対し、２回行う必要があるが、ＣＰＵ内部のデータ転送
は高速で行うことができるから、外部アドレスバスのア
クセスが特に遅延することはない。
であれば２個のアドレス／へ７フア回路を使用すること
により、外部アドレスバスを一度にアクセスすることが
できる。この場合、外部アドレスバスの方は一度に２バ
イトアクセスＯｒ能であるが、内部アドレスバスは１バ
イトずつのアクセスとなる。このため内部アドレスバス
のアクセスｉｆ １回の外部アドレスバスのアクセスに
対し、２回行う必要があるが、ＣＰＵ内部のデータ転送
は高速で行うことができるから、外部アドレスバスのア
クセスが特に遅延することはない。
さらに外部アドレスバスが増えた場合には、これに対応
する数のアドレスバッファ回路を用いることにより容易
にアクセスすることができるが、この場合にも特にＣＰ
Ｕ内部のハードウェアを変更あるいは増加する必要がな
い。
する数のアドレスバッファ回路を用いることにより容易
にアクセスすることができるが、この場合にも特にＣＰ
Ｕ内部のハードウェアを変更あるいは増加する必要がな
い。
次に図を参照しながら本発明の実施例について説明する
。第１図は本発明の実施例に係るマイクロコンピュータ
の部分構成図であり、１はＣＰＵ、２は８ビット構成の
内部アドレスバス。
。第１図は本発明の実施例に係るマイクロコンピュータ
の部分構成図であり、１はＣＰＵ、２は８ビット構成の
内部アドレスバス。
３は同じく８ビット構成の内部データバスである。
４．５．６はそれぞれ８ビット構成のレジスタであり、
４は下４Ｑ ８ビットを示すインストラクションポイン
タ（ＩＰＬ）として、５は中位８ビットを示すインスト
ラクションポインタ（ＩＰＭ）として、また６は上位８
ビットを示すインストラクションポインタ（ＩＰＨ）と
して用いられる。
４は下４Ｑ ８ビットを示すインストラクションポイン
タ（ＩＰＬ）として、５は中位８ビットを示すインスト
ラクションポインタ（ＩＰＭ）として、また６は上位８
ビットを示すインストラクションポインタ（ＩＰＨ）と
して用いられる。
７は８ビット構成の入出力を有するカウンタ回路であり
、レジスタ４，５．６の内容に１を加えたり引いたりす
ることができる。８は同様に８ビット構成の入出力を有
するＡＬＵ回路で、アドレス演算に使用される。
、レジスタ４，５．６の内容に１を加えたり引いたりす
ることができる。８は同様に８ビット構成の入出力を有
するＡＬＵ回路で、アドレス演算に使用される。
９．１０．１１は８ビット構成のアドレスパー２フア回
路でそれぞれ内部アドレスへス２に接続しており、アド
レスバッファ回路（ＡＢＬ）９はレジスタ（ＩＰＬ）４
の内容を、アドレスバッファ回路（ＡＢＭ）１０はレジ
スタ（ＩＰＭ）５の内容を、アドレスバッファ回路（Ａ
ＢＨ）ｌ １はレジスタ（ＩＰＨ）６の内容を格納する
。１２゜１３．１４はそれぞれアドレスバッファ回路９
゜１０．１１に接続された８ビット構成の外部アドレス
バスである。
路でそれぞれ内部アドレスへス２に接続しており、アド
レスバッファ回路（ＡＢＬ）９はレジスタ（ＩＰＬ）４
の内容を、アドレスバッファ回路（ＡＢＭ）１０はレジ
スタ（ＩＰＭ）５の内容を、アドレスバッファ回路（Ａ
ＢＨ）ｌ １はレジスタ（ＩＰＨ）６の内容を格納する
。１２゜１３．１４はそれぞれアドレスバッファ回路９
゜１０．１１に接続された８ビット構成の外部アドレス
バスである。
第２図は第１図のカウンタ回路７の回路図である。１５
は８ビットの人出力を有するインクリメント７／デイク
リメン（・カウンタであり、ＣＩ人力が低レベルのとき
カウント動作が行われ、また１／Ｄ制御信号によりイン
クリメントカウント又はディクリメントカウントが選択
される。
は８ビットの人出力を有するインクリメント７／デイク
リメン（・カウンタであり、ＣＩ人力が低レベルのとき
カウント動作が行われ、また１／Ｄ制御信号によりイン
クリメントカウント又はディクリメントカウントが選択
される。
１６はインクリメント／ディクリメントカウンタ１５の
ＣＯ出力に桁上がりが生じたとき、これを検知して高レ
ベルを出力するキャリーフリップフロップ（ＣＦ）であ
る、また１７はノア回路。
ＣＯ出力に桁上がりが生じたとき、これを検知して高レ
ベルを出力するキャリーフリップフロップ（ＣＦ）であ
る、また１７はノア回路。
１８はアンド回路、１９はインバータ回路である。
ＣＩ制御信号はレジスタ（ＩＰＬ）４の内容をカウンタ
１５に入力するとき低レベルになる。これによりＩＰＬ
４の内容がカウンタ１５に入力するときにはＣＩ大入力
低レベルとなってその最下位ビットへの桁上がりが生じ
る。一方 ｒ ＰＨ５、Ｉ ＰＨ６の内容がカウンタ１５に入力す
るときには、ＣＩ大入力レベル状態は前のデータの桁上
りの有無によって異なる。すなわち前のデータに桁１−
りが生じてキャリーフリップフロップ１６の出力が高レ
ベルになったとき、ノア回路１７の出力すなわちＣＩ大
入力低レベルとなって最下位ビットへの桁上りが生じる
。
１５に入力するとき低レベルになる。これによりＩＰＬ
４の内容がカウンタ１５に入力するときにはＣＩ大入力
低レベルとなってその最下位ビットへの桁上がりが生じ
る。一方 ｒ ＰＨ５、Ｉ ＰＨ６の内容がカウンタ１５に入力す
るときには、ＣＩ大入力レベル状態は前のデータの桁上
りの有無によって異なる。すなわち前のデータに桁１−
りが生じてキャリーフリップフロップ１６の出力が高レ
ベルになったとき、ノア回路１７の出力すなわちＣＩ大
入力低レベルとなって最下位ビットへの桁上りが生じる
。
なおＩ／Ｄ制御信号、ＣＩ制御信号は不図示のＰＬＡ
（プログラムロジックアレイ）から出力される。
（プログラムロジックアレイ）から出力される。
次に第３図に示すタイミングチャートを参照しながら本
発明の実施例の動作について説明する。
発明の実施例の動作について説明する。
いまアドレス空間が大きく、外部アドレスバスの輻が２
４ビット必要であるとすると、アドレスデータの下位８
ビットはレジスタ４に、中位８ビットはレジスタ５に、
旧位８ビットはレジスタ６に格納される。
４ビット必要であるとすると、アドレスデータの下位８
ビットはレジスタ４に、中位８ビットはレジスタ５に、
旧位８ビットはレジスタ６に格納される。
ＰＬＡによって命令が解読され、その結果外部アドレス
バス１２〜１４に接続された不図示のＲＡＭをレジスタ
４，５．６内のアドレスデータによってアクセスする場
合を考える。まずクロックＴｏでは、レジスタ（ＩＰＬ
）４から内部アトＬ／ スハス２を介してアドレスバッ
ファ回路（ＡＢＬ）９およびＩ／Ｄカウンタ回路７にデ
ータを転送する。このときのＣＩ制御信号は高レベルで
あるから、カウンタ１５のＣＩ大入力低レベルとなって
データ（ＩＰＬ）の最下位ビットへの桁ヒリが発生する
（インクリメント動作のときカウントが１つ増える）、
この結果、ｋｉ北北上ビットｃｏ出力）に桁りげが生じ
るとＣＦ１６の出力は高レベルとなる。
バス１２〜１４に接続された不図示のＲＡＭをレジスタ
４，５．６内のアドレスデータによってアクセスする場
合を考える。まずクロックＴｏでは、レジスタ（ＩＰＬ
）４から内部アトＬ／ スハス２を介してアドレスバッ
ファ回路（ＡＢＬ）９およびＩ／Ｄカウンタ回路７にデ
ータを転送する。このときのＣＩ制御信号は高レベルで
あるから、カウンタ１５のＣＩ大入力低レベルとなって
データ（ＩＰＬ）の最下位ビットへの桁ヒリが発生する
（インクリメント動作のときカウントが１つ増える）、
この結果、ｋｉ北北上ビットｃｏ出力）に桁りげが生じ
るとＣＦ１６の出力は高レベルとなる。
次にＴ１ではレジスタ（ＩＰＭ）５から内部アドレスバ
ス２を介してアドレスバッファ回路（ＡＢＭ）ｔｏおよ
びＩ／Ｄカウンタ回路７にデータ（ＩＰＭ）を転送する
。同時にＩ／Ｄカウンタ回路７内のデータをレジスタ（
ＩＰＬ）４に戻す、このときＣＩ制御信号は低レベルで
あるから、前のデータ（ＩＰＬ）の最り位ビットの桁上
りの有無によってカウンタ１５のＣＩ入力レベルが変わ
る。すなわち前のデータ（ＩＰＬ）の最下位ビットに１
を加えられた結果、ｋａＬ位ビットに桁りがりが生じた
とき、次のデータ（ＩＰＭ）の最下位ビットへの桁りり
が生じ（ＣＩ人力が低レベル）、一方、前のデータ（Ｉ
ＰＬ）の最４二位ビットに桁上りが発生しないとき１次
のデータ（ＩＰＭ）の最下位ビットへの桁ヒリが生じな
い（ＣＩ人力が高レベル）。
ス２を介してアドレスバッファ回路（ＡＢＭ）ｔｏおよ
びＩ／Ｄカウンタ回路７にデータ（ＩＰＭ）を転送する
。同時にＩ／Ｄカウンタ回路７内のデータをレジスタ（
ＩＰＬ）４に戻す、このときＣＩ制御信号は低レベルで
あるから、前のデータ（ＩＰＬ）の最り位ビットの桁上
りの有無によってカウンタ１５のＣＩ入力レベルが変わ
る。すなわち前のデータ（ＩＰＬ）の最下位ビットに１
を加えられた結果、ｋａＬ位ビットに桁りがりが生じた
とき、次のデータ（ＩＰＭ）の最下位ビットへの桁りり
が生じ（ＣＩ人力が低レベル）、一方、前のデータ（Ｉ
ＰＬ）の最４二位ビットに桁上りが発生しないとき１次
のデータ（ＩＰＭ）の最下位ビットへの桁ヒリが生じな
い（ＣＩ人力が高レベル）。
次にＴ２ではレジスタ（ＩＰＩ（）６内のデータ（ＩＰ
Ｈ）が内部アドレスバス２を介してアドレスバッファ回
路（ＡＢＨ）１１およびＩ／Ｄカウンタ回路７に転送さ
れる。同時にＩ／Ｄカウンタ回路７内のデータ（ＩＰＭ
）を内部データバス３を介してレジスタ（ＩＰＭ）５に
戻す、このときのＣＩ制御信号は低レベルであるから、
前のデータ（ＩＰＭ）の最り位ビットの桁１−りの有無
によってカウンタ１５のＣＩ人力レベルが・変わる。す
なわち前のデータ（ＩＰＭ）の最−Ｌ位ビットに桁上り
があればＣＩ入カレレベは低レベルとなってデータ（Ｉ
ＰＨ）の最下位ビットに１が加えられ、桁−Ｌりがなけ
ればＣＩ入力レベルは高レベルとなってデータ（ＩＰＨ
）の内容は変わら７２１−い。
Ｈ）が内部アドレスバス２を介してアドレスバッファ回
路（ＡＢＨ）１１およびＩ／Ｄカウンタ回路７に転送さ
れる。同時にＩ／Ｄカウンタ回路７内のデータ（ＩＰＭ
）を内部データバス３を介してレジスタ（ＩＰＭ）５に
戻す、このときのＣＩ制御信号は低レベルであるから、
前のデータ（ＩＰＭ）の最り位ビットの桁１−りの有無
によってカウンタ１５のＣＩ人力レベルが・変わる。す
なわち前のデータ（ＩＰＭ）の最−Ｌ位ビットに桁上り
があればＣＩ入カレレベは低レベルとなってデータ（Ｉ
ＰＨ）の最下位ビットに１が加えられ、桁−Ｌりがなけ
ればＣＩ入力レベルは高レベルとなってデータ（ＩＰＨ
）の内容は変わら７２１−い。
Ｔ３ではＩ／ＤカウンタｐＪ路７内のデータ（ＩＰＨ）
を内部データ／ヘス３を介してレジスタ（ＩＰＨ）６に
戻す０回時にＴＯ−Ｔ２でアドレスバッファ回路９〜１
１に格納されたアドレスデータ（Ｉ ＰＬ 、Ｉ ＰＭ
、Ｉ ＰＨ）を外部アドレスバス１２〜１４（合計１２
ビット）を介して出力する。これによりアドレス空間の
大きいＲＡＭも自在にアクセスすることができる。
を内部データ／ヘス３を介してレジスタ（ＩＰＨ）６に
戻す０回時にＴＯ−Ｔ２でアドレスバッファ回路９〜１
１に格納されたアドレスデータ（Ｉ ＰＬ 、Ｉ ＰＭ
、Ｉ ＰＨ）を外部アドレスバス１２〜１４（合計１２
ビット）を介して出力する。これによりアドレス空間の
大きいＲＡＭも自在にアクセスすることができる。
またアドレス空間が小さく、たとえば外部アドレスバス
の輻が８ビットで足りるときには、レジスタテ（ＩＰＬ
）４を、またアドレスバッファ回路（ＡＢＬ）９を用い
ることにより、容易にアクセスできる。
の輻が８ビットで足りるときには、レジスタテ（ＩＰＬ
）４を、またアドレスバッファ回路（ＡＢＬ）９を用い
ることにより、容易にアクセスできる。
このように本発明の実施例によれば、予め８ビット構成
のレジスタおよび８ビット構成のアドレスバッファ回路
を複数偏設けておくという簡単な構成により、外部アド
レスバスのバス輻の増減に対して有効に対処することが
できる。すなわち本実施例によればアドレス空間が増減
した場合にもＩ／Ｄカウンタ回路７や内部アドレスバス
輻等は８ビット構成のままでよく、ハードウェアが非常
に簡略化される。
のレジスタおよび８ビット構成のアドレスバッファ回路
を複数偏設けておくという簡単な構成により、外部アド
レスバスのバス輻の増減に対して有効に対処することが
できる。すなわち本実施例によればアドレス空間が増減
した場合にもＩ／Ｄカウンタ回路７や内部アドレスバス
輻等は８ビット構成のままでよく、ハードウェアが非常
に簡略化される。
なお実施例ではＡＬＵ８については詳述しなかったが、
ＡＬＵ８をアドレス演算回路として用いる場合、Ｉ／Ｄ
カウンタ回路７と同様に８ビット構成でよいことは明ら
かである。
ＡＬＵ８をアドレス演算回路として用いる場合、Ｉ／Ｄ
カウンタ回路７と同様に８ビット構成でよいことは明ら
かである。
また実施例では１回の外部アドレスバスのデータ転送に
対しＣＰＵ内部のデータ転送を３回行う必要があるが、
周知のようにＣＰＵ内部のデータ転送は高速に行うこと
ができるから、これにより処理が遅れるということはな
い。
対しＣＰＵ内部のデータ転送を３回行う必要があるが、
周知のようにＣＰＵ内部のデータ転送は高速に行うこと
ができるから、これにより処理が遅れるということはな
い。
以上説明したように、本発明によればアクセスすべさ外
部アドレスバス輻が増減した場合にも。
部アドレスバス輻が増減した場合にも。
予め設けられた８ビット構成の筒中な回路を適宜選択使
用することにより、ハードウェアを変更することなく、
外部アドレスバスをアクセスすることができる。
用することにより、ハードウェアを変更することなく、
外部アドレスバスをアクセスすることができる。
第１因は本発明の実施例に係るマイクロコンピュータの
部分構成図であり、第２図は第１図の１／Ｄ力ウンタ回
路７の回路図である。 第３図は第１図の本発明の実施例の動作を説明するため
のタイミングチャートである。 ｌ・・・ＣＰＵ ２・・・内部アドレスバス ３・・・内部データバス ４〜６・・・レジスタ ７・・・Ｉ／Ｄカウンタ回路 ８・・・ＡＬＵ ９〜１１・・・アドレスバッファ回路 １２〜１４・・・外部アドレスバス １５・・・カウンタ １６・・・ギヤリーフリップフロップ（ＣＦ）１７・・
・ノア回路 １８・・・アンド回路 １９・・・インバータ回路 代理人 弁理ト 用桁 １′１− ン撃之 ≦葎でＳソＹ〕のｆ つ＝（匹−イ悉シ１］Ｔ
≧］第！図
部分構成図であり、第２図は第１図の１／Ｄ力ウンタ回
路７の回路図である。 第３図は第１図の本発明の実施例の動作を説明するため
のタイミングチャートである。 ｌ・・・ＣＰＵ ２・・・内部アドレスバス ３・・・内部データバス ４〜６・・・レジスタ ７・・・Ｉ／Ｄカウンタ回路 ８・・・ＡＬＵ ９〜１１・・・アドレスバッファ回路 １２〜１４・・・外部アドレスバス １５・・・カウンタ １６・・・ギヤリーフリップフロップ（ＣＦ）１７・・
・ノア回路 １８・・・アンド回路 １９・・・インバータ回路 代理人 弁理ト 用桁 １′１− ン撃之 ≦葎でＳソＹ〕のｆ つ＝（匹−イ悉シ１］Ｔ
≧］第！図
Claims (1)
- 【特許請求の範囲】 ８ビット構成の内部バスと、 前記内部バスに接続された８ビット構成のアドレス演算
回路と、 各々が前記内部バスに接続された複数個の ８ビット構成のアドレスバッファ回路とを有し、外部ア
ドレスバス幅の増減に対し、これに対応する数の前記ア
ドレスバッファ回路を適宜用いることにより、該外部ア
ドレスバスのアクセスを自在に行うことを特徴とするマ
イクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60225228A JPS6284366A (ja) | 1985-10-09 | 1985-10-09 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60225228A JPS6284366A (ja) | 1985-10-09 | 1985-10-09 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6284366A true JPS6284366A (ja) | 1987-04-17 |
Family
ID=16825995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60225228A Pending JPS6284366A (ja) | 1985-10-09 | 1985-10-09 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6284366A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01263750A (ja) * | 1988-04-13 | 1989-10-20 | Nec Corp | シングルチップマイクロコンピュータ |
-
1985
- 1985-10-09 JP JP60225228A patent/JPS6284366A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01263750A (ja) * | 1988-04-13 | 1989-10-20 | Nec Corp | シングルチップマイクロコンピュータ |
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