JPS6285903U - - Google Patents
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- Publication number
- JPS6285903U JPS6285903U JP17683685U JP17683685U JPS6285903U JP S6285903 U JPS6285903 U JP S6285903U JP 17683685 U JP17683685 U JP 17683685U JP 17683685 U JP17683685 U JP 17683685U JP S6285903 U JPS6285903 U JP S6285903U
- Authority
- JP
- Japan
- Prior art keywords
- recording
- current setting
- erasing
- circuit
- reproduction
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 238000013016 damping Methods 0.000 description 2
Landscapes
- Digital Magnetic Recording (AREA)
Description
第１図はこの考案によるデイスク装置の一実施
例を示すフロツピーデイスク装置の記録、再生お
よび消去回路の回路図、第２図は従来のデイスク
装置の一例を示すフロツピーデイスク装置の記録
、再生および消去回路の回路図である。 図において、１はセンタタツプ回路、２は記録
、再生用ヘツドコイル、３はダンピング抵抗、４
は記録、再生用アンプ、５は記録、再生電流設定
回図、５ａは第１の記録、再生電流設定抵抗、５
ｂは第２の記録、再生電流設定抵抗、５ｃは第１
の制御用トランジスタ、５ｄは第２の制御用トラ
ンジスタ、５ｅと５ｆは抵抗、６は切換え抵抗、
６ａはインバータ、７は消去用ヘツドコイル、８
０は消去電流設定回路、８０ａは第１の消去電流
設定抵抗、８０ｂは第２の消去電流設定抵抗、８
０ｃは第１の制御用ナンドゲート回路、８０ｄは
第２の制御用ナンドゲート回路、Ｓは媒体識別信
号である。なお、図中、同一符号は同一、又は相
当部分を示す。
例を示すフロツピーデイスク装置の記録、再生お
よび消去回路の回路図、第２図は従来のデイスク
装置の一例を示すフロツピーデイスク装置の記録
、再生および消去回路の回路図である。 図において、１はセンタタツプ回路、２は記録
、再生用ヘツドコイル、３はダンピング抵抗、４
は記録、再生用アンプ、５は記録、再生電流設定
回図、５ａは第１の記録、再生電流設定抵抗、５
ｂは第２の記録、再生電流設定抵抗、５ｃは第１
の制御用トランジスタ、５ｄは第２の制御用トラ
ンジスタ、５ｅと５ｆは抵抗、６は切換え抵抗、
６ａはインバータ、７は消去用ヘツドコイル、８
０は消去電流設定回路、８０ａは第１の消去電流
設定抵抗、８０ｂは第２の消去電流設定抵抗、８
０ｃは第１の制御用ナンドゲート回路、８０ｄは
第２の制御用ナンドゲート回路、Ｓは媒体識別信
号である。なお、図中、同一符号は同一、又は相
当部分を示す。
Claims (1)
- 【実用新案登録請求の範囲】 (1) 磁気デイスクの両面に磁気記録、再生およ
び消去を行うデイスク装置であつて、 記録、再生用ヘツドコイルに流れる記録、再生
電流を設定するための異なる抵抗値を有する第１
および第２の記録、再生電流設定抵抗、これらの
第１および第２の記録、再生電流設定抵抗の通電
を制御するためにこれらに直列に接続されたそれ
ぞれ第１および第２の制御回路を有する記録、再
生電流設定回路と、 消去用ベツトコイルに流れる消去電流を設定す
るための異なる抵抗値を有する第１および第２の
消去電流設定抵抗、これらの第１および第２の消
去電流設定抵抗の通電を制御するためにこれらに
直列に接続されたそれぞれ第１および第２の制御
回路を有する消去電流設定回路と、 インバータを有し、記録、再生および消去を行
う媒体の記録密度に従つた種別を示す媒体識別信
号を入力して、この媒体識別信号を上記記録、再
生電流設定回路中の第１および第２の制御回路の
いずれか１方および上記消去電流設定回路中の第
１および第２の制御回路のいずれか１方にそれぞ
れ出力すると共に、それぞれの他方の制御回路に
上記媒体識別信号を上記インバータを介して出力
する切換え回路と、 を備えたことを特徴とするデイスク装置。 (2) 記録、再生電流設定回路中の第１および第
２の制御回路がそれぞれ、ベースが抵抗を介して
切換え回路側にコレクタが記録、再生電流設定抵
抗側に、エミツタがアース側に接続された制御用
トランジスタからなり、 消去電流設定回路中の第１および第２の制御回
路がそれぞれ、入力が消去電流設定抵抗側に、入
力の１つが切換え回路側に接続された制御用ナン
ドゲート回路からなることを特徴とする実用新案
登録請求の範囲第１項記載のデイスク装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17683685U JPS6285903U (ja) | 1985-11-19 | 1985-11-19 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17683685U JPS6285903U (ja) | 1985-11-19 | 1985-11-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6285903U true JPS6285903U (ja) | 1987-06-01 |
Family
ID=31117469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17683685U Pending JPS6285903U (ja) | 1985-11-19 | 1985-11-19 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6285903U (ja) |
-
1985
- 1985-11-19 JP JP17683685U patent/JPS6285903U/ja active Pending
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