JPS628636A - フレ−ム同期装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、時分割多重されたディジタル信号を伝送する
伝送路に設けられるフレーム同期装置に関する。

〔従来の技術〕

時分割多重伝送方式においては、多重化されるべき複数
のチャネルの出力信号は、１フレーム（フレーム同期パ
ルスを含む一定の長さの信号列）の定められた位置にお
のおの挿入され、伝送路へ送り出される。受信側ではフ
レーム同期パルスの識別を行った後、多重化分離ゲート
を用いて各チャネルに分離したりデスタッフ等の処理を
行う。

このフレーム同期パルスの識別のためにフレーム同期装
置が使用される。

フレーム同期装置においては、フレーム中に含まれるフ
レーム同期パルスと、装置内で発生させる照合用のフレ
ームパルスとを比較し、そのフレームの識別を行う。す
なわち、フレームが入力する周期ごとにフレーム同期パ
ルスと照合用のフレームパルスとを比較して、両者が一
致したとき同期がとれたと判断する。そして、同期分離
ゲートの切り換え動作等をさせるために、タイミングパ
ルスを出力する。

第４図は、従来のフレーム同期装置の一例を示すブロッ
ク図である。

時分割多重化されたディジタル信号は、伝送路１中を図
の左方から右方に向けて伝送される。このディジタル信
号は、伝送路１から分岐ライン１゜を通じて同期符号検
出回路２に人力する。この同期符号検出回路２には装置
各部の動作のタイミングをとるための基準クロックパル
ス３が入力され　　゛る。同期符号検出回路２は、その
内部で照合用のフレームパルスを発生させ、分岐ライン
１１　を通じて入力する各フレームの識別を行う。そし
て、フレーム同期パルスト照合用のフレームパルスとの
不一致を検出したとき同期不一致パルス２１　を出力す
る。

この同期不一致パルス２１　　は、ノア（ＮＯＲ）ゲー
ト４と同期保護回路５とに入力される。同期保護回路５
は、同期不一致パルス２１　が連続して所定回数以上入
力したとき、ゲート制御信号５゜をハイレベル“Ｈ”か
らローレベル“Ｌ”に変化させる回路である。通常、フ
レーム同期装置においては、いったん同期がとれた後は
、伝送路の符号誤り等による瞬間的なフレームパルスの
不一致が生じても同期不一致と判断せず、これが連続し
た場合にのみ同期不一致として所定の処理を行う。

このためにこの同期保護回路５が設けられている。

ゲート４の出力信号４１　は、基準クロックパルス３と
共にオア（ＯＲ）ゲート６に入力し、ここで論理和をと
られて分周回路７に入力する。分周回路７は、その信号
を２分周してフレームカウンタ８に向けて出力する。フ
レームカウンタ８は、この信号をさらに必要なだけ分周
して、図示しない同期分離ゲートの動作に必要なタイミ
ングパルス８１〜８．を出力する。この例の場合、４チ
ヤネルのディジタル信号が多重化されているものとし、
４種のタイミングパルスを出力するように構成されてい
る。例えば伝送路１を伝送される４チャネル多重化ディ
ジタル信号の周数数が４００メカヘルツ（：ＭＨ，）と
すれば、このフレームカウンタ８から出力される各タイ
ミングパルス８Ｉ　〜８４　は、それぞれ１００ＭＨｚ
　となる。従って、分周回路７あるいはフレームカウン
タ８においてオアゲート６から出力された信号が最終的
に４分周されて使用されることになる。

この装置の動作のタイムチャートを第５°図に示し、こ
れを第４図と共に説明する。

この装置において、同期符号検出回路２が同期不一致を
検出して同期不一致パルス２．　　（第５図ａ）を連続
して出力すると、これが−足回数に達する前（第５図矢
印Ｔで示した時点より前）は、同期保護回路５の出力す
るゲート制御信号５１（第５図ｂ）はハイレベルとなっ
ている。この場合、ノアゲート４の出力信号４１　　は
常にロウレベール（第５図Ｃ）で、これがオア回路６に
入力する。

オア回路６は、これと基準クロックパルス３（第５図ｄ
）との論理和をとり、基準クロックパルス３と同一の内
容の信号６．　　（第５図ｅ）を出力する。分周回路７
は、これを例えば２分周して出力信号７．（第５図ｆ）
を得る。

ここで、同期保護回路５は、Ｔで示した時点で、そのゲ
ート制御信号５．をハイレベルからロウレベルに変化さ
せる。これによって、同期不一致パルス２１　がゲート
４を通過してオア回路６に入力する（第５図Ｃ）。これ
と基準クロックパルス３との論理和がとられると、第５
図ｅに示すように基準クロックパルスが一ビット分消去
され、こうして１ビットシフトされた信、号６．　（第
５図ｅ）が得られる。この信号を分周して（第５図ｆ）
、フレームカウンタ８から１ビットシフトされたタイミ
ングパルスを得ることができる。なお、フレームカウン
タ８が１ビットシフト動作を行った場合、その情報はフ
ィードバックライン９を通じて同期符号検出回路に伝送
され同期復帰のタイミングがとられる。

〔発明が解決しようとする問題点〕

このような装置において、同期不一致パルスはちょうど
、基準クロックパルスの一周期分の幅で出力されるが、
これと基準クロックパルスとの論理和をとるオア回路６
において、例えば第６図ａ１ｂに示すように、同期不一
致パルス４Ｉ　と基準クロックパルス３の位相が互いに
ずれて入力した場合、その出力信号６１′（同図Ｃ）は
１ビツト、シフトされず誤動作を生じてしまうことがあ
る。

基準クロックパルスの周波数の低い場合このような誤動
作の発生確率は低いが、周波数が高くなると誤動作が発
生し易くなる。

しかしながら、高い周波数の信号に対して位相を正確に
一致させるのは回路設計が容易でなく装置のコストアッ
プを招く等の離点があった。

本発明は以上の点を解決するためになされたもので、基
準クロックパルスの周波数が比較的高い場合であっても
確実に動作するフレーム同期装置を提供することを目的
としたものである。

〔問題点を解決するための手段〕

本発明のフレーム同期装置は、時分割多重化されたディ
ジタル信号を伝送する伝送路に設けられ、このディジタ
ル信号に含まれる２群以上の信号列をこの信号列に含ま
れるフレームをフレーム同期パルスの検出によって識別
してその同期をとるものにおいて、装置の動作のタイミ
ングをとる基準クロックパルスと上記ディジタル信号と
を受け入れて、上記フレーム同期パルスの不一致を検出
したとき同期不一致パルスを出力する同期不一致検出部
と、上記基準クロックパルスを分周する分周回路と、分
周後の基準クロックパルスと上記同期不一致パルスとを
受け入れて両者を比較合成し、１ビットシフトさせた合
成信号を出力する合成回路と、この合成信号を受け入れ
て上記ディジタル信号の処理を行うためのタイミングパ
ルスを出力するフレームカウンタとを有することを特徴
とするものである。

ここで、上記同期不一致検出部は、上記同期不一致パル
スを作成する同期符号検出回路と、この同期不一致パル
スを合成回路に伝送するためのライン中に挿入されたゲ
ートと、この同期不一致パルスが所定回数連続発生した
ときのみ上記ゲートを開放する同期保護回路とから成り
、上記合成回路は、上記分周回路で２分周された上記基
準クロックパルスを上記同期不一致パルスの入力するタ
イミングで１ビットシフトさせて合成信号を得るように
することが好ましい。

〔作用〕

このように、本発明のフレーム同期装置においては、同
期不一致検出部等の動作を制御する基準クロックパルス
を、分周回路を用いてより低い周波数に変換した後同期
不一致パルスと比較合成する。従って、高い周波数の基
準クロックパルスと同期不一致パルスとを直接比較合成
する場合に比べて、両者の位相のずれ等を厳密に配慮す
る必要が無くなる。

これによって、フレーム同期装置の回路設計が容易にな
り、回路の信頼性等を向上させることができる。

〔実施例〕

第１図は本発明のフレーム同期装置の実施例を示すブロ
ック図である。

この装置は、同期不一致検出１ｓ１０と、分周回路１６
と、合成回路１７、とフレームカウンタ１８とから構成
されている。

同期不一致検出部１０は、同期符号検出回路２と同期保
護回路５とノアゲート４から構成され、伝送路１を伝送
されるディジタル信号を分岐ライン１．を通じて取り入
れ、同期不一致パルス２゜を出力するもので、先に第４
図を用いて説明した対応する回路と同様の動作を行う回
路である。この同期符号回路検出２、同期保護回路５お
よびノアゲート４の個々のさらに詳細な構成や動作は、
゛第４図でした説明と重複するので省略する。

また、分周回路１６は、基準クロックパルス３を２分周
する回路である。さらに、合成回路１７は例えば第２図
に示すように、同期不一致パルス４Ｉ　と分周回路１６
の出力信号１６．　　とを受け入れるオアゲート１７゜
。と、その信号を反転するインバータ１７□とから構成
されている。

フレームカウンタ１８は、この合成回路１７の出力信号
１７．をさらに分周して先に第４図で説明したと同様の
タイミングパルス８．〜８４　を出力する回路である。

なお、このフレームカウンタの動作に適する入力信号が
、第５図ｆに示したものと反対の極性のため、その極性
に適合するよう、合成回路１７の出力側に上記インバー
タ１７０．が挿入されている。

第３図は、本発明の第１図に示した実施例の装置の動作
を説明するタイムチャートである。

このタイムチャートにおいて、時刻Ｔ以前の動作は第５
図で説明したのと同様である。

ここで、同期不一致パルス２　、　　（第３　Ｚ　ａ　
）　カ一定回数連続出力されると、同期保護回路５（第
１図）の出力５．　　（第３図ｂ）がハイレベルから　
　′ロウレベルに変化する。これによって同期不一致パ
ルス２Ｉ　　は、ノアゲート４（第１ｖ！Ｊ）を通過し
て（第３図Ｃ）合成回路１７のオアゲート１７゜。

（第２図）に入力する。基準クロックパルス３（第３図
ｄ）は、分周回路１６で分周されて同じくオアゲー）１
７ｏｏに入力する（第３図ｅ）。

第１図において、ノアゲート４の出力信号４゜と分周回
路１６の出力信号１６１　は第２ｖｌ！Ｊに示したオア
回路１７．、で論理和をとられて１ビットシフトした信
号１７゜（同図ｆ）が得られる。これがインバータ１７
．１において反転されて合成信号とされフレームカウン
タに入力する。

このように、基準クロックパルスをいったん分周回路１
６において分周しその周波数を２分の１に低下させた後
で同期不一致パルスとの比較合成を行うと、両信号の位
相あわせも容易で、回路に特別の工夫をすることなく確
実に１ビットシフトされた信号を得ることができる。

〔変形例〕

本発明のフレーム同期装置は以上の実施例に限定されな
い。

同期不一致検出部から出力される同期不一致パルスは、
その幅が基準クロックパルスの周期に相当する例を示し
たが、例えばここに分周回路を追加してそのパルス幅を
長くすれば、合成回路での処理をいっそう容易にするこ
とができる。もちろん、基準クロックパルスの分周もこ
れに応じて例えばこれを４分周した後合成回路に入力さ
せるようにしてもよい。

この合成回路も、分周された基準クロックパルスの１ビ
ツトを同期不一致パルスによって消去する動作を行う回
路であればどのような構成でもよく、既知の種々のデバ
イスを組み合わせて変形することが可能である。

また、１ビットシフトされた信号を利用する回路は、実
施例に示したフレームカウンタのみならず、他の各種の
信号処理回路に置き換えてさしっかえない。

〔発明の効果〕

以上説明した本発明のフレーム同期装置は、基準クロッ
クパルスを分周回路で分周してから同期不一致パルスと
の比較合成を行うようにするので基準クロックパルスが
比較的高い周波数である場合にも、確実に１ビットシフ
トさせた信号を得ることができる。

【図面の簡単な説明】

第１図は本発明のフレーム同期装置の実施例を示すブロ
ック図、第２図はその合成回路の実施例を示す結線図、
第３図はその動作を示すタイムチャート、第４図は従来
のフレーム同期装置の一例を示すブロック図、第５図は
その動作を示すタイムチャート、第６図はその別の動作
を示すタイムチャートである。 ｌ・・・・・・伝送路、 ２・・・・・・同期符号検出回路、 ２、・・・・・・同期不一致パルス、 ３・・・・・・基準クロックパルス、 ５・・・・・・同期保護回路、 ４・・・・・・ノア回路、 １６・・・・・・分周回路、 １７・・・・・・合成回路、 １８・・・・・・フレームカウンタ。 第１回 第２図

Claims (1)

1. 【特許請求の範囲】 １、時分割多重化されたディジタル信号を伝送する伝送
   路に設けられ、このディジタル信号に含まれる２群以上
   の信号列をこの信号列に含まれるフレームをフレーム同
   期パルスの検出によって識別してその同期をとるものに
   おいて、装置の動作のタイミングをとる基準クロックパ
   ルスと前記ディジタル信号とを受け入れて、前記フレー
   ム同期パルスの不一致を検出したとき同期不一致パルス
   を出力する同期不一致検出部と、前記基準クロックパル
   スを分周する分周回路と、分周後の基準クロックパルス
   と前記同期不一致パルスとを受け入れて両者を比較合成
   し、１ビットシフトさせた合成信号を出力する合成回路
   と、この合成信号を受け入れて前記ディジタル信号の処
   理を行うためのタイミングパルスを出力するフレームカ
   ウンタとを有することを特徴とするフレーム同期装置。 ２、前記同期不一致検出部は、前記同期不一致パルスを
   作成する同期符号検出回路と、この同期不一致パルスを
   合成回路に伝送するためのライン中に挿入されたゲート
   と、この同期不一致パルスが所定回数連続発生したとき
   のみ前記ゲートを開放する同期保護回路とから成り、前
   記合成回路は、前記分周回路で２分周された前記基準ク
   ロックパルスを前記同期不一致パルスの入力するタイミ
   ングで１ビットシフトさせて合成信号を得ることを特徴
   とする特許請求の範囲第１項記載のフレーム同期装置。