JPH01233845A - フレーム同期方式 - Google Patents
フレーム同期方式Info
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- JPH01233845A JPH01233845A JP63060143A JP6014388A JPH01233845A JP H01233845 A JPH01233845 A JP H01233845A JP 63060143 A JP63060143 A JP 63060143A JP 6014388 A JP6014388 A JP 6014388A JP H01233845 A JPH01233845 A JP H01233845A
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- Japan
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- signal
- frame synchronization
- frame synchronizing
- parallel
- section
- Prior art date
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/08—Speed or phase control by synchronisation signals the synchronisation signals recurring cyclically
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［目 次］
概要
産業上の利用分野（第１０〜１３図）
従来の技術（第６〜９図）
発明が解決しようとする課題
課題を解決するための手段（第１図）
作 用（第１図）
実施例（第２〜５図）
発明の効果
［概 要］
高速伝送網において受信データのフレーム同期をとるた
めのフレーム同期方式に関し、フレーム同期信号の検出
を更に低速で行なえるようにし、しかも回路規模の大型
化も招かないようにすることを目的とし、 ｎ多重化されてシリアルに伝送されてくるフレ−ム同期
信号および識別信号を受信する側において、受信したシ
リアル信号をパラレル信号に変換してラッチし、該ラッ
チされた信号における順次１ビットずつ異なる位置の信
号から、ｎ多重化されているうちのいずれかのフレーム
同期信号を検出し、該フレーム同期信号の検出後、該識
別信号を検出し、該検出されたフレーム同期信号および
識別信号に基づき受信信号を対応するチャネルに分離し
ていくように構成する。
めのフレーム同期方式に関し、フレーム同期信号の検出
を更に低速で行なえるようにし、しかも回路規模の大型
化も招かないようにすることを目的とし、 ｎ多重化されてシリアルに伝送されてくるフレ−ム同期
信号および識別信号を受信する側において、受信したシ
リアル信号をパラレル信号に変換してラッチし、該ラッ
チされた信号における順次１ビットずつ異なる位置の信
号から、ｎ多重化されているうちのいずれかのフレーム
同期信号を検出し、該フレーム同期信号の検出後、該識
別信号を検出し、該検出されたフレーム同期信号および
識別信号に基づき受信信号を対応するチャネルに分離し
ていくように構成する。
［産業上の利用分野コ
本発明は、高速伝送網において受信データのフレーム同
期をとるためのフレーム同期方式に関する。
期をとるためのフレーム同期方式に関する。
例えば、ＰＣＭ通信に用いる高速伝送網においては、第
１０図に示すごとく、送信側のマルチプレクサ１００で
複数チャネル分を多重化して送出し、受信側のデマルチ
プレクサ１０１にて各チャネルに分離することが行なわ
れるが、受信側においで、送信データを正しく受信して
分離できるようにするため、送信データに第１２図（ａ
）〜（ｃ）および第１３図に示すごとくバイト単位のフ
レーム同期信号Ｆｌ、Ｆ２． ｒａ別倍信号ＩＤ重畳し
て送出し、受信側では、このフレーム同期信号Ｆｌ、Ｆ
２．識別信号ＩＤをもとに、第１１図に示すフレーム同
期処理部１０２によってデータの先頭を検出して、受信
データの位相を識別するフレーム同期方式が用いられて
いる。
１０図に示すごとく、送信側のマルチプレクサ１００で
複数チャネル分を多重化して送出し、受信側のデマルチ
プレクサ１０１にて各チャネルに分離することが行なわ
れるが、受信側においで、送信データを正しく受信して
分離できるようにするため、送信データに第１２図（ａ
）〜（ｃ）および第１３図に示すごとくバイト単位のフ
レーム同期信号Ｆｌ、Ｆ２． ｒａ別倍信号ＩＤ重畳し
て送出し、受信側では、このフレーム同期信号Ｆｌ、Ｆ
２．識別信号ＩＤをもとに、第１１図に示すフレーム同
期処理部１０２によってデータの先頭を検出して、受信
データの位相を識別するフレーム同期方式が用いられて
いる。
なお、第１１図中の１０３はデマルチプレクサを構成す
るラッチである。
るラッチである。
［従来の技術］
第６図は従来のフレーム同期方式を示すブロック図であ
るが、この第６図において、４０はフレ ′−ム同期処
理部、４１はデマルチプレクサ機能を有するデータ分離
部である。
るが、この第６図において、４０はフレ ′−ム同期処
理部、４１はデマルチプレクサ機能を有するデータ分離
部である。
フレーム同期処理部４０は、シリアル／パラレル変換部
４２．Ｆパターン検出部４３．カウンタ４４、同期保護
回路４５．ＡＮＤゲート４６をそなえており、データ分
離部４１は、シリアル／パラレル変換部４７．ラッチ４
８．デコーダ４９をそなえている。
４２．Ｆパターン検出部４３．カウンタ４４、同期保護
回路４５．ＡＮＤゲート４６をそなえており、データ分
離部４１は、シリアル／パラレル変換部４７．ラッチ４
８．デコーダ４９をそなえている。
このような構成により、第７図（ａ）に示す受信データ
はシリアル／パラレル変換部４２でパラ１ノルデータに
展開されて、Ｆパターン検出部４３へ入力される。この
Ｆパターン検出部４３はカウ゛ツタ４４からフレーム周
期パルスを受けて１クロツクごとにシフト動作しており
、このようにシフト動作させることにより、どこかでＦ
パターンと一致するため、Ｆパターンが検出されるよう
になっている［第７図（ｂ）、（ｃ）参照］。そして、
Ｆパターンが検出されると、Ｆパターン検出部４３は同
期保護回路４５へ一致パルスを出す。同期保護回路４５
は、検出の確実性を期すためのもので、数回一致パルス
が検出されると、その旨の信号をＡＮＤゲート４６に出
力する。このときＡＮＤゲート４６には、Ｆパターン検
出部４３から一致パルスも出力されているので、このと
きカウンタ４６へリセット信号が出て、この位置をデー
タフＬ／−ム同期の先頭としてカウンタ４４が動作する
。このときカウンタ４４からはフレーム同期の先頭情報
がデータ分離部４１のデコーダ４９へ入力され、デコー
ダ４９はフレーム同期の先頭情報と他の経路からの識別
情報ＩＤとからラッチ４８のラッチタイミングを決める
。これにより受信データが所望のチャネルに分離される
。
はシリアル／パラレル変換部４２でパラ１ノルデータに
展開されて、Ｆパターン検出部４３へ入力される。この
Ｆパターン検出部４３はカウ゛ツタ４４からフレーム周
期パルスを受けて１クロツクごとにシフト動作しており
、このようにシフト動作させることにより、どこかでＦ
パターンと一致するため、Ｆパターンが検出されるよう
になっている［第７図（ｂ）、（ｃ）参照］。そして、
Ｆパターンが検出されると、Ｆパターン検出部４３は同
期保護回路４５へ一致パルスを出す。同期保護回路４５
は、検出の確実性を期すためのもので、数回一致パルス
が検出されると、その旨の信号をＡＮＤゲート４６に出
力する。このときＡＮＤゲート４６には、Ｆパターン検
出部４３から一致パルスも出力されているので、このと
きカウンタ４６へリセット信号が出て、この位置をデー
タフＬ／−ム同期の先頭としてカウンタ４４が動作する
。このときカウンタ４４からはフレーム同期の先頭情報
がデータ分離部４１のデコーダ４９へ入力され、デコー
ダ４９はフレーム同期の先頭情報と他の経路からの識別
情報ＩＤとからラッチ４８のラッチタイミングを決める
。これにより受信データが所望のチャネルに分離される
。
［発明が解決しようとする課題］
しかしながら、このような従来のフレーム同期方式では
、１クロツクずつずらしてＦパターンの検出を行なって
いるので、Ｆパターン検出および識別間隔は１例えば５
０Ｍｂｉｔ３本のデータを多重して１５０ Ｍｂｉｔに
している場合を考えると、１５０メガ１ビットの時間内
で行なう必要がある。
、１クロツクずつずらしてＦパターンの検出を行なって
いるので、Ｆパターン検出および識別間隔は１例えば５
０Ｍｂｉｔ３本のデータを多重して１５０ Ｍｂｉｔに
している場合を考えると、１５０メガ１ビットの時間内
で行なう必要がある。
これでは相当高速なＦパターン検出等を強いられるとい
う問題点がある。
う問題点がある。
そこで、第８図に示すごとく、ラッチ部２０゜並列同期
検出部２１．データ分離部２２を設けて、Ｆパターン検
出を低速（例えば第６図に示す回路の１／８の速度）で
行なえるようにしたものが提案されている。
検出部２１．データ分離部２２を設けて、Ｆパターン検
出を低速（例えば第６図に示す回路の１／８の速度）で
行なえるようにしたものが提案されている。
ここで、ラッチ部２０は、シリアル／パラレル変換部２
３．ラッチ２４，２５．１／８分周器２６、セレクタ２
７をそなえており、並列同期検出部２１は、ラッチ２８
２ｍ個（ｍはＦパターンのビット数）のＦパターン検出
部２９−１． ・・２９−ｍ、同期保護回路付き制御部
３ｏを有しており、データ分離部２２は、デマルチプレ
クサ３１゜セレクタ３２をそなえている。
３．ラッチ２４，２５．１／８分周器２６、セレクタ２
７をそなえており、並列同期検出部２１は、ラッチ２８
２ｍ個（ｍはＦパターンのビット数）のＦパターン検出
部２９−１． ・・２９−ｍ、同期保護回路付き制御部
３ｏを有しており、データ分離部２２は、デマルチプレ
クサ３１゜セレクタ３２をそなえている。
このような構成により、Ｆパターンのビット数を８ビッ
トとして説明すると、受信したシリアル信号をシリアル
／パラレル変換部２３にてパラレル信号に変換してラッ
チ２５にてラッチして８パラレルデータに展開（８パラ
レル展開）し、更にラッチ２８にて、１５（２ｍ−１）
段のパラレルデータに展開する。このように１５段のパ
ラレルデータに展開するのは、第８図（ａ）に示すフレ
ーム同期信号２バイト分を見るためである。
トとして説明すると、受信したシリアル信号をシリアル
／パラレル変換部２３にてパラレル信号に変換してラッ
チ２５にてラッチして８パラレルデータに展開（８パラ
レル展開）し、更にラッチ２８にて、１５（２ｍ−１）
段のパラレルデータに展開する。このように１５段のパ
ラレルデータに展開するのは、第８図（ａ）に示すフレ
ーム同期信号２バイト分を見るためである。
そして、ラッチ２８の８個の出力端には、１ビットずつ
シフトさせたＦパターン検出部２９−１゜・・、 ２９
−８ （２９−ｍ）が並列的に接続されており、これら
のＦパターン検出部２９−１． ・・、２９−８によ
って、ラッチされた信号における順次１ビットずつ異な
る位置の信号からＦパターン（フレーム同期信号）が検
出される。すなわち、第８図（ｂ）に示すごとく、これ
らのＦパターン検出部２９−１は１ビット目から８ビッ
ト目を検出し、次のＦパターン検出部２９−２は２ピツ
１〜目から９ビット目を検出し、同様にしてＦパターン
検出部２９−８は８ビット目から１５ビット目を検出す
るので、Ｆパターンの長さは８であるから、いずれかの
Ｆパターン検出部でＦパターンの検出が可能なのである
。このようにいずれかのＦパターン検出部でＦパターン
が検出されると、検出したＦパターン検出部から一致パ
ルスが同期保護回路付き制御部３０へ出力される。この
同期保護回路付き制御部３０では、上記一致パルスが何
回か（例えば３回）出ると、セレクタ２７．３２へ制御
信号（フレーム同期の先頭情報）を出す。
シフトさせたＦパターン検出部２９−１゜・・、 ２９
−８ （２９−ｍ）が並列的に接続されており、これら
のＦパターン検出部２９−１． ・・、２９−８によ
って、ラッチされた信号における順次１ビットずつ異な
る位置の信号からＦパターン（フレーム同期信号）が検
出される。すなわち、第８図（ｂ）に示すごとく、これ
らのＦパターン検出部２９−１は１ビット目から８ビッ
ト目を検出し、次のＦパターン検出部２９−２は２ピツ
１〜目から９ビット目を検出し、同様にしてＦパターン
検出部２９−８は８ビット目から１５ビット目を検出す
るので、Ｆパターンの長さは８であるから、いずれかの
Ｆパターン検出部でＦパターンの検出が可能なのである
。このようにいずれかのＦパターン検出部でＦパターン
が検出されると、検出したＦパターン検出部から一致パ
ルスが同期保護回路付き制御部３０へ出力される。この
同期保護回路付き制御部３０では、上記一致パルスが何
回か（例えば３回）出ると、セレクタ２７．３２へ制御
信号（フレーム同期の先頭情報）を出す。
これによりラッチ２４でのラッチタイミングとデマルチ
プレクサ３１の作動タイミングとが一致して、受信デー
タが所望のチャネルに分離される。
プレクサ３１の作動タイミングとが一致して、受信デー
タが所望のチャネルに分離される。
なお、１／８分周器２６は、データを８パラレル展開し
ている関係上、それにあわせたタイミングを取るための
クロックを出している。
ている関係上、それにあわせたタイミングを取るための
クロックを出している。
このようにして、上記の第８図に示すフレーム同期方式
では、いずれかのＦパターン検出部でＦパターンを検出
できるので、識別情報ＩＤが不要となり、また５データ
をパラレル展開して例えば８ビットずつラッチして、ラ
ッチ周期ごとにＦパターンの検出を行なっているので、
Ｆパターンの検出が第６図のものに比べ、低速（１／８
）になるが、多重化に応じたＦパターン数だけＦパター
ン検出部を用意しなければならないので、回路規模が大
きくなってしまうという問題点がある。
では、いずれかのＦパターン検出部でＦパターンを検出
できるので、識別情報ＩＤが不要となり、また５データ
をパラレル展開して例えば８ビットずつラッチして、ラ
ッチ周期ごとにＦパターンの検出を行なっているので、
Ｆパターンの検出が第６図のものに比べ、低速（１／８
）になるが、多重化に応じたＦパターン数だけＦパター
ン検出部を用意しなければならないので、回路規模が大
きくなってしまうという問題点がある。
本発明は、このような問題点に鑑みてなされたもので、
フレーム同期信号の検出を更に低速で行なえるようにし
、しかも回路規模の大型化も招かないようにした、フレ
ーム同期方式を提供することを目的とする。
フレーム同期信号の検出を更に低速で行なえるようにし
、しかも回路規模の大型化も招かないようにした、フレ
ーム同期方式を提供することを目的とする。
［課題を解決するための手段］
第１図は本発明の原理ブロック図である。
第１図において、１はラッチ部で、このラッチ部１は受
信したシリアル信号をパラレル信号に変換してラッチす
るものである。
信したシリアル信号をパラレル信号に変換してラッチす
るものである。
２は並列同期検出部で、この並列同期検出部２は、ラッ
チされた信号における順次１ビットずつ異なる位置の信
号からｎ多重化されているうちのいずれかのフレーム同
期信号を検出するものであり、３は識別情報検出部で、
この識別情報検出部３は、フレーム同期信号の検出後、
識別信号を検出するものである。
チされた信号における順次１ビットずつ異なる位置の信
号からｎ多重化されているうちのいずれかのフレーム同
期信号を検出するものであり、３は識別情報検出部で、
この識別情報検出部３は、フレーム同期信号の検出後、
識別信号を検出するものである。
４はデータ分離部で、このデータ分離部４は検出された
フレーム同期信号および識別信号に基づき受信信号を対
応するチャネルに分離するものである。
フレーム同期信号および識別信号に基づき受信信号を対
応するチャネルに分離するものである。
そして、これらのラッチ部１．並列同期検出部２、識別
情報検出部３．データ分離部４は、ｎ多重化されてシリ
アルに伝送されてくるフレーム同期信号および識別信号
の受信側に設けられている。
情報検出部３．データ分離部４は、ｎ多重化されてシリ
アルに伝送されてくるフレーム同期信号および識別信号
の受信側に設けられている。
［作 用］
このような構成により、ｎ多重化されてシリアルに伝送
されてくるフレーム同期信号および識別信号の受信側に
おいて、ラッチ部１にて、受信したシリアル信号をパラ
レル信号に変換してラッチし、並列同期検出部２にて、
ラッチされた信号における順次１ビットずつ異なる位置
の信号から、ｎ多重化されているうちのいずれかのフレ
ーム同期信号を検出し、更に識別情報検出部３にて、フ
レーム同期信号の検出後、識別信号を検出し、データ分
離部４で、検出されたフレーム同期信号および識別信号
に基づき受信信号を対応するチャネルに分離していくこ
とが行なわれる。
されてくるフレーム同期信号および識別信号の受信側に
おいて、ラッチ部１にて、受信したシリアル信号をパラ
レル信号に変換してラッチし、並列同期検出部２にて、
ラッチされた信号における順次１ビットずつ異なる位置
の信号から、ｎ多重化されているうちのいずれかのフレ
ーム同期信号を検出し、更に識別情報検出部３にて、フ
レーム同期信号の検出後、識別信号を検出し、データ分
離部４で、検出されたフレーム同期信号および識別信号
に基づき受信信号を対応するチャネルに分離していくこ
とが行なわれる。
［実施例］
以下、図面を参照して本発明の詳細な説明する。
第２図は本発明の一実施例を示すブロック図で、この第
２図において、１はラッチ部で、このラッチ部ｌは、シ
リアル／パラレル変換部５．ラッチ６．１／８分周器７
をそなえている。
２図において、１はラッチ部で、このラッチ部ｌは、シ
リアル／パラレル変換部５．ラッチ６．１／８分周器７
をそなえている。
シリアル／パラレル変換部５は、第３図（ａ）に示すと
と＜、 ３ Ｃｎ’）多重化されてシリアルに伝送され
てくる信号をパラレル信号に変換するもので、ラッチ６
は１／８分周器７からの１／８分周クロックごとにデー
タを８ビットずつラッチするものである。
と＜、 ３ Ｃｎ’）多重化されてシリアルに伝送され
てくる信号をパラレル信号に変換するもので、ラッチ６
は１／８分周器７からの１／８分周クロックごとにデー
タを８ビットずつラッチするものである。
８は並列同期検出・制御部で、この並列同期検出・制御
部８は、ラッチ９，８個（８はＦパターンのビット数）
のＦパターン検出部１０−１．・・１０−８．識別情報
検出部１１．同期保護回路付き制御部１２を有している
。
部８は、ラッチ９，８個（８はＦパターンのビット数）
のＦパターン検出部１０−１．・・１０−８．識別情報
検出部１１．同期保護回路付き制御部１２を有している
。
ラッチ９はラッチ６で８パラレル展開されたデータを更
にラッチして１５本のパラレルデータにするものである
。
にラッチして１５本のパラレルデータにするものである
。
Ｆパターン検出部１０−１〜１０−８は、１ビットずつ
シフトした状態で相互に並列的に接続されており、これ
らのＦパターン検出部１０−１． ・・１Ｏ−８によ
って、ラッチされた信号における順次１ビットずつ異な
る位置の信号から３多重化されているうちのいずれかの
Ｆパターン（フレーム同期信号）が検出される。すなわ
ち、第３図（ｃ）に示すごとく、これらのＦパターン検
出部１０−１は１ビット目から８ビット目を検出し、次
のＦパターン検出部１０−２は２ビット目から９ビット
目を検出し、同様にしてＦパターン検出部１０−８は８
ビット目から１５ビット目を検出するので、Ｆパターン
の長さは８であるから、いずれかのＦパターン検出部で
Ｆパターンの検出が可能なのである。このようにいずれ
かのＦパターン検出部でＦパターンが検出されると、検
出したＦパターン検出部からの一致パルスが同期保護回
路付き制御部１２および識別情報検出部１１へ出力され
る。
シフトした状態で相互に並列的に接続されており、これ
らのＦパターン検出部１０−１． ・・１Ｏ−８によ
って、ラッチされた信号における順次１ビットずつ異な
る位置の信号から３多重化されているうちのいずれかの
Ｆパターン（フレーム同期信号）が検出される。すなわ
ち、第３図（ｃ）に示すごとく、これらのＦパターン検
出部１０−１は１ビット目から８ビット目を検出し、次
のＦパターン検出部１０−２は２ビット目から９ビット
目を検出し、同様にしてＦパターン検出部１０−８は８
ビット目から１５ビット目を検出するので、Ｆパターン
の長さは８であるから、いずれかのＦパターン検出部で
Ｆパターンの検出が可能なのである。このようにいずれ
かのＦパターン検出部でＦパターンが検出されると、検
出したＦパターン検出部からの一致パルスが同期保護回
路付き制御部１２および識別情報検出部１１へ出力され
る。
識別情報検出部１１は、Ｆパターンを検出してフレーム
同期信号を検出した後、第３図（ｂ）に示すごと＜、１
／３分周したタイミングで、識別信号を検出するもので
ある。
同期信号を検出した後、第３図（ｂ）に示すごと＜、１
／３分周したタイミングで、識別信号を検出するもので
ある。
同期保護回路付き制御部１２では、−散出力がどのＦパ
ターン検出部から出ているのかを検出して、１／８分周
器７ヘシフト信号を出すことができ、これにより１／８
分周器７での分周タイミングを！ｌｉ整する。
ターン検出部から出ているのかを検出して、１／８分周
器７ヘシフト信号を出すことができ、これにより１／８
分周器７での分周タイミングを！ｌｉ整する。
また、Ｆパターン検出部から一致パルスが出て。
識別情報検出部１１から識別情報ＩＤが検出されると、
これが同期保護回路の保護段数に達すると、１７３分周
器１３へ制御信号（所要のチャネルにおけるフレーム同
期の先頭情報）を出す。これによりデマルチプレクサ１
４のセレクト先頭位置が決められるので、受信データが
所望のチャネルに振り分けられて分離される。
これが同期保護回路の保護段数に達すると、１７３分周
器１３へ制御信号（所要のチャネルにおけるフレーム同
期の先頭情報）を出す。これによりデマルチプレクサ１
４のセレクト先頭位置が決められるので、受信データが
所望のチャネルに振り分けられて分離される。
１３は１／３分周器で、この１７３分周器１３は１／８
分周器７で１／８分周されたクロックを更に１／３分周
して（多重化分の１だけ分周して）、Ｆパターン検出部
１０−１〜１０−８および識別情報検出部１１の検出タ
イミングを制御する。
分周器７で１／８分周されたクロックを更に１／３分周
して（多重化分の１だけ分周して）、Ｆパターン検出部
１０−１〜１０−８および識別情報検出部１１の検出タ
イミングを制御する。
また、この１／３分周器１，３からは同期保護回路付き
制御部１２からの制御信号を受けると、その旨の信号を
デマルチプレクサ１４へ出力する。
制御部１２からの制御信号を受けると、その旨の信号を
デマルチプレクサ１４へ出力する。
上述の構成により、受信データはラッチ６により８パラ
レルＢ開され、更にこれらをラッチ９にてラッチするこ
とにより、１５本のパラレルデータが、１ビットずつシ
フトした８個のＦパターン検出部１０−１〜１０−８へ
入力される。これにより、どのような位相関係にあって
もいずれかのＦパターン検出部で、Ｆパターンが検出さ
れる。
レルＢ開され、更にこれらをラッチ９にてラッチするこ
とにより、１５本のパラレルデータが、１ビットずつシ
フトした８個のＦパターン検出部１０−１〜１０−８へ
入力される。これにより、どのような位相関係にあって
もいずれかのＦパターン検出部で、Ｆパターンが検出さ
れる。
そして、ここでは、Ｆパターンは１／３分周器１３から
のラッチタイミングで３多重化されているうちの１つの
Ｆパターンについて検出すればよい。
のラッチタイミングで３多重化されているうちの１つの
Ｆパターンについて検出すればよい。
換言すれば３つのうちのいずれかのＦパターンを検出す
ればよいので、Ｆパターンの検出確率が高くなる。
ればよいので、Ｆパターンの検出確率が高くなる。
いま、第５図を例にして説明すると、この場合は、Ｆパ
ターンが第４ビットから存在しているので、第４番目の
Ｆパターン検出部から−ｉパルスが出力される。
ターンが第４ビットから存在しているので、第４番目の
Ｆパターン検出部から−ｉパルスが出力される。
また、第３，４図に示すごとく、ラッチタイミングは１
／３分周器１３により３バイト分とばしているので、検
出されたＦパターンのあとの８ビットを検出すれば、識
別情報ＩＤが見つかる。かかる識別情報Ｉ Ｄ ｔｉｌ
−識別情報検出部１１で検出すれば、これからどのチャ
ネルの識別情報かがわかるから、これを同期保護回路付
き制御部１２へ送って、適当な段数だけ同期保護をかけ
てから、１／３分周器１３を介してデマルチプレクサ］
４でのラッチタイミングを調整する。なお、このときの
デマルチプレクサ１４へのラッチパルスはＦパターンを
検出したＦパターン検出部（この例では、第４番目のＦ
パターン検出部）によって位相確定されたものが使用さ
れる。
／３分周器１３により３バイト分とばしているので、検
出されたＦパターンのあとの８ビットを検出すれば、識
別情報ＩＤが見つかる。かかる識別情報Ｉ Ｄ ｔｉｌ
−識別情報検出部１１で検出すれば、これからどのチャ
ネルの識別情報かがわかるから、これを同期保護回路付
き制御部１２へ送って、適当な段数だけ同期保護をかけ
てから、１／３分周器１３を介してデマルチプレクサ］
４でのラッチタイミングを調整する。なお、このときの
デマルチプレクサ１４へのラッチパルスはＦパターンを
検出したＦパターン検出部（この例では、第４番目のＦ
パターン検出部）によって位相確定されたものが使用さ
れる。
このように、この実施例によれば、データをパラレル展
開して例えば８ビットずつラッチして、更にこれを１／
３分周したタイミングで３多重化したＦパターンのうち
の任意の１つだけの検出を行なっているので、Ｆパター
ンの検出が第８図に示すものよりも更に低速（５０メガ
／８ビット）になるほか、多重化が増加しても回路規模
の大型化は招かない。
開して例えば８ビットずつラッチして、更にこれを１／
３分周したタイミングで３多重化したＦパターンのうち
の任意の１つだけの検出を行なっているので、Ｆパター
ンの検出が第８図に示すものよりも更に低速（５０メガ
／８ビット）になるほか、多重化が増加しても回路規模
の大型化は招かない。
なお、上記の実施例で挙げた数値はあくまで実施例で、
かかる数値に限定されるものでないことはいうまでもな
い。
かかる数値に限定されるものでないことはいうまでもな
い。
［発明の効果コ
以上詳述したように、本発明のフレーム同期方式によれ
ば、フレーム同期信号の検出を低速で行なえるほか１回
路規模の大型化も招かないという利点がある。
ば、フレーム同期信号の検出を低速で行なえるほか１回
路規模の大型化も招かないという利点がある。
第１図は本発明の原理ブロック図、
第２図は本発明の第１実施例を示すブロック図。
第３，４図は本発明の一実施例のタイムチャート、
第５図は本発明の一実施例のＦパターン検出要領を説明
する図、 第６図は従来例を示すブロック図、 第７図は従来例の作用説明図、 第８図は他の従来例を示すブロック図。 第９図は他の従来例の作用説明図、 第１０図は多重／分離構成図。 第１１図はフレーム同期処理を説明する図、第１２図は
多重化前の各チャネルデータの構成図、 第１３図は多重化前の各チャネルデータの構成図である
。 図において。 １はラッチ部。 ２は並列同期検出部、 ３は識別情報検出部、 ４はデータ分離部、 ５はシリアル／パラレル変換部、 ６はラッチ、 ７は１／８分周器、 ８は並列同期検出・制御部、 ９はラッチ、 １０−１．１０−８はＦパターン検出部。 １１は識別情報検出部、 １２は同期保護回路付き制御部、 １３は１／３分周器、 １４はデマルチプレクサである。 オリ肇ｇ８め一実施イケ］／ｌ Ｆ Ａ’ワー７オ灸出
、？ＡＷｔ番尾明する口筒５図 ロ 、ロ Ｑ タダ重／＆酷才五かにし］ 第１０図
する図、 第６図は従来例を示すブロック図、 第７図は従来例の作用説明図、 第８図は他の従来例を示すブロック図。 第９図は他の従来例の作用説明図、 第１０図は多重／分離構成図。 第１１図はフレーム同期処理を説明する図、第１２図は
多重化前の各チャネルデータの構成図、 第１３図は多重化前の各チャネルデータの構成図である
。 図において。 １はラッチ部。 ２は並列同期検出部、 ３は識別情報検出部、 ４はデータ分離部、 ５はシリアル／パラレル変換部、 ６はラッチ、 ７は１／８分周器、 ８は並列同期検出・制御部、 ９はラッチ、 １０−１．１０−８はＦパターン検出部。 １１は識別情報検出部、 １２は同期保護回路付き制御部、 １３は１／３分周器、 １４はデマルチプレクサである。 オリ肇ｇ８め一実施イケ］／ｌ Ｆ Ａ’ワー７オ灸出
、？ＡＷｔ番尾明する口筒５図 ロ 、ロ Ｑ タダ重／＆酷才五かにし］ 第１０図
Claims (1)
- 【特許請求の範囲】 ｎ多重化されてシリアルに伝送されてくるフレーム同期
信号および識別信号を受信する側において、 受信したシリアル信号をパラレル信号に変換してラッチ
し、 該ラッチされた信号における順次１ビットずつ異なる位
置の信号から、ｎ多重化されているうちのいずれかのフ
レーム同期信号を検出し、 該フレーム同期信号の検出後、該識別信号を検出し、 該検出されたフレーム同期信号および識別信号に基づき
受信信号を対応するチャネルに分離していくことを 特徴とする、フレーム同期方式。
Priority Applications (5)
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|---|---|---|---|
| JP6014388A JPH0828691B2 (ja) | 1988-03-14 | 1988-03-14 | フレーム同期方式 |
| CA000592806A CA1304844C (en) | 1988-03-14 | 1989-03-06 | Method and apparatus for frame synchronization |
| US07/320,588 US4984238A (en) | 1988-03-14 | 1989-03-08 | Method and apparatus for frame synchronization |
| DE68926630T DE68926630T2 (de) | 1988-03-14 | 1989-03-14 | Verfahren und Vorrichtung zur Rahmensynchronisierung |
| EP89104474A EP0333122B1 (en) | 1988-03-14 | 1989-03-14 | Method and apparatus for frame synchronization |
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|---|---|---|---|
| JP6014388A JPH0828691B2 (ja) | 1988-03-14 | 1988-03-14 | フレーム同期方式 |
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|---|---|
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| JPH0828691B2 JPH0828691B2 (ja) | 1996-03-21 |
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