JPS6286419A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPS6286419A JPS6286419A JP60227151A JP22715185A JPS6286419A JP S6286419 A JPS6286419 A JP S6286419A JP 60227151 A JP60227151 A JP 60227151A JP 22715185 A JP22715185 A JP 22715185A JP S6286419 A JPS6286419 A JP S6286419A
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- JP
- Japan
- Prior art keywords
- reset
- system clock
- circuit
- cpu
- signal
- Prior art date
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- Pending
Links
- 230000001934 delay Effects 0.000 claims description 2
- 230000010355 oscillation Effects 0.000 abstract description 10
- 230000007257 malfunction Effects 0.000 abstract description 4
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 230000000979 retarding effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000001788 irregular Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業−にの利用分野
本発明は電源供給時の電源ノイズあるいはシステムクロ
ック系に発生する不整信号等の影響を受けることなく安
定動作する集積回路装置に関するものである。
ック系に発生する不整信号等の影響を受けることなく安
定動作する集積回路装置に関するものである。
従来の技術
従来、第２図のブロック図に示すような集積回路装置が
用いられてきた。
用いられてきた。
以下、従来の集積回路装置について説明する。
２べ−
２１は集積回路装置であり、２２は電源が投入されると
動作を開始する発振Ｎ路、２３ｄ発振回路２２からの動
作クロックによって働くシステムクロック発生回路、２
４ｄ、システムクロック発生回路２３からのシステムク
ロックが供給されるＣ Ｐ Ｕ （Ｃｅｎｔｒａｌ Ｐ
ｒｏｃｅｓｓｊｎｇ Ｕｎｉｔ ） 、２５はリセット
回路、２６けリセ、 ｌ−回路２６を作動させる外部リ
セット信号の加わる端子、２７はリセット回路２５より
出力されるリセット解除信号の加わるラインである。
動作を開始する発振Ｎ路、２３ｄ発振回路２２からの動
作クロックによって働くシステムクロック発生回路、２
４ｄ、システムクロック発生回路２３からのシステムク
ロックが供給されるＣ Ｐ Ｕ （Ｃｅｎｔｒａｌ Ｐ
ｒｏｃｅｓｓｊｎｇ Ｕｎｉｔ ） 、２５はリセット
回路、２６けリセ、 ｌ−回路２６を作動させる外部リ
セット信号の加わる端子、２７はリセット回路２５より
出力されるリセット解除信号の加わるラインである。
以上のように構成された集積回路装置は、１ず、電源が
投入されると発振回路２２が作動し、この動作クロック
によりシステムクロック発生回路２３が働き、ＣＰＵ２
４にシステムクロックを供給する。一方、リセット回路
２５け端子２６に加わる外部リセット信号により作動し
、リセット解除信号を出力して、ＣＰＵ２４が動作を開
始する。
投入されると発振回路２２が作動し、この動作クロック
によりシステムクロック発生回路２３が働き、ＣＰＵ２
４にシステムクロックを供給する。一方、リセット回路
２５け端子２６に加わる外部リセット信号により作動し
、リセット解除信号を出力して、ＣＰＵ２４が動作を開
始する。
発明が解決１−ようとする問題点
しかしながら、上記従来の構成では、外部り七ソト信号
が集積［］１路装置２１と非同期に要求され３ ペー。
が集積［］１路装置２１と非同期に要求され３ ペー。
る信号であるため、電源投入時に各回路が前述の動作を
開始する。しかし、システムクロック信号が正常な周波
数に達していない状態に、外部リセット信号が発生する
と、集積回路装置２１はＣＰＵ２４において正常動作に
支障をきたし動作異常を起こすという問題点を有してい
た。
開始する。しかし、システムクロック信号が正常な周波
数に達していない状態に、外部リセット信号が発生する
と、集積回路装置２１はＣＰＵ２４において正常動作に
支障をきたし動作異常を起こすという問題点を有してい
た。
本発明は上記従来の問題点を解決するもので、システム
クロック信号の立ち上がりを待って、集積回路装置の内
部リセットを解除する集積回路装置を提供することを目
的とする。
クロック信号の立ち上がりを待って、集積回路装置の内
部リセットを解除する集積回路装置を提供することを目
的とする。
問題点を解決するための手段
この目的を達成するために本発明の集積回路装置はシス
テムクロック発生回路から発生し、ＣＰＵに供給するシ
ステムクロック信号が正常に立ち上がる捷で、ＣＰＵの
リセット状態を解除を遅延させるリセット遅延回路を有
するものである。
テムクロック発生回路から発生し、ＣＰＵに供給するシ
ステムクロック信号が正常に立ち上がる捷で、ＣＰＵの
リセット状態を解除を遅延させるリセット遅延回路を有
するものである。
作 用
この構成によって、システムクロック信号が十分に立ち
上がる捷で、リセット状態が保たれるので、システムク
ロック信号の不整によるＣＰＵの誤動作を防止すること
ができる。
上がる捷で、リセット状態が保たれるので、システムク
ロック信号の不整によるＣＰＵの誤動作を防止すること
ができる。
実施例
以下本発明の実施例について、図面を参照しながら説明
する。
する。
第１図は本発明の一実施例における半導体装置の要部の
ブロック図である。１は集積回路装置であり、２は電源
が投入されると作動する発振回路、３は発振回路２より
出力される動作クロックの加わるライン、４はその動作
クロックが入力され、ライン６にシステムクロック信号
を発生するシステムクロック発生ｒ！ｉｔ路、６ ｉ：
Ｉニジステムクロック信号の供給されるＣＰＵ、７仁１
外部リセット信号の加わる端子、８はシステムクロック
信号によって作動し、外部り七ソト信りが解除さねたこ
とを検出した後、所定の時間経過後にリセット遅延信号
を発生するりセット遅延回路である。なお、このリセッ
ト遅延回路は、システムクロック信号をカウントするカ
ウンタから構成されている。
ブロック図である。１は集積回路装置であり、２は電源
が投入されると作動する発振回路、３は発振回路２より
出力される動作クロックの加わるライン、４はその動作
クロックが入力され、ライン６にシステムクロック信号
を発生するシステムクロック発生ｒ！ｉｔ路、６ ｉ：
Ｉニジステムクロック信号の供給されるＣＰＵ、７仁１
外部リセット信号の加わる端子、８はシステムクロック
信号によって作動し、外部り七ソト信りが解除さねたこ
とを検出した後、所定の時間経過後にリセット遅延信号
を発生するりセット遅延回路である。なお、このリセッ
ト遅延回路は、システムクロック信号をカウントするカ
ウンタから構成されている。
９はリセット遅延回路８より出力されるリセット遅延信
号の加わるライン、１ｏはリセット遅延信６ ペーノ 号によってシステムリセット信号を解除するリセット回
路である。１１はシステムリセット信号の加わるライン
である。
号の加わるライン、１ｏはリセット遅延信６ ペーノ 号によってシステムリセット信号を解除するリセット回
路である。１１はシステムリセット信号の加わるライン
である。
以上のように構成された本実施例の集積回路装置は電源
が投入されると、先ず発振回路２が動作を開始する。次
に、発振回路２で生成された動作クロックは、システム
クロック発生回路４によりシステムクロック信号が出力
される。そして、システムクロック信号を用いて、リセ
ット遅延回路８を作動させる。このリセット遅延回路８
は、端子７に加わる外部リセット信号が解除されたこと
を検出してからシステムクロック信号をカウントし始め
、リセット遅延回路８内のカウンタの設定値に到達する
とリセット回路１ｏヘリセット遅延信号を発生する。こ
れにより、リセット回路１゜は、ＣＰＵｅをリセット状
態から解除し、そのＣＰＵに動作を開始させる。
が投入されると、先ず発振回路２が動作を開始する。次
に、発振回路２で生成された動作クロックは、システム
クロック発生回路４によりシステムクロック信号が出力
される。そして、システムクロック信号を用いて、リセ
ット遅延回路８を作動させる。このリセット遅延回路８
は、端子７に加わる外部リセット信号が解除されたこと
を検出してからシステムクロック信号をカウントし始め
、リセット遅延回路８内のカウンタの設定値に到達する
とリセット回路１ｏヘリセット遅延信号を発生する。こ
れにより、リセット回路１゜は、ＣＰＵｅをリセット状
態から解除し、そのＣＰＵに動作を開始させる。
なお、上記したカウンタは発振回路２が正常な発振状態
まで安定するのに必要な時間が設定されている。
まで安定するのに必要な時間が設定されている。
６ ＜
また、電源投入時から発振の出力の立ち上がりにかかる
時間を１６、外部リセット信号が解除されるまでの時間
をｔＨとすると、電源投入の際、ｔＨ＞ｔ６ といっ
た条件下において集積回路装置１は、正規のクロック周
波数により動作をすることが可能となる。したがって、
電源投入後、システムクロック信号が十分に安定するま
で集積回路装置１はリセット状態にあるため電源投入時
の電源ノイズ等の影響を受けなくなる。
時間を１６、外部リセット信号が解除されるまでの時間
をｔＨとすると、電源投入の際、ｔＨ＞ｔ６ といっ
た条件下において集積回路装置１は、正規のクロック周
波数により動作をすることが可能となる。したがって、
電源投入後、システムクロック信号が十分に安定するま
で集積回路装置１はリセット状態にあるため電源投入時
の電源ノイズ等の影響を受けなくなる。
発明の効果
本発明はりセット遅延回路を設けたことにより、システ
ムクロック信号が正常に立ち上がるまでリセット解除信
号の入力を遅延することができ、電源投入時に不整なシ
ステムクロックによる誤動作を起こすことがなくなり、
半導体装置の安定動作が保証されるという優れた効果を
有するものである。
ムクロック信号が正常に立ち上がるまでリセット解除信
号の入力を遅延することができ、電源投入時に不整なシ
ステムクロックによる誤動作を起こすことがなくなり、
半導体装置の安定動作が保証されるという優れた効果を
有するものである。
第１図は本発明の一実施例における集積回路装置の要部
ブロック図、第２図は従来の集積回路装了ベー〉 置の要部ブロック図である。 ４・・・・・・システムクロック発生回路、６・・・・
・・ＣＰＵ、８・・・・・リセット遅延回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
ブロック図、第２図は従来の集積回路装了ベー〉 置の要部ブロック図である。 ４・・・・・・システムクロック発生回路、６・・・・
・・ＣＰＵ、８・・・・・リセット遅延回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
Claims (1)
- ＣＰＵに供給するシステムクロック信号を発生するシス
テムクロック発生回路と、前記システムクロックが動作
開始後、システムクロック信号が正常に立ち上がるまで
前記ＣＰＵのリセット状態の解除を遅延させるリセット
遅延回路とから構成されることを特徴とする集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60227151A JPS6286419A (ja) | 1985-10-11 | 1985-10-11 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60227151A JPS6286419A (ja) | 1985-10-11 | 1985-10-11 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6286419A true JPS6286419A (ja) | 1987-04-20 |
Family
ID=16856291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60227151A Pending JPS6286419A (ja) | 1985-10-11 | 1985-10-11 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6286419A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6731708B1 (en) | 1997-12-17 | 2004-05-04 | Nec Corporation | Clock signal control device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5838034A (ja) * | 1981-08-28 | 1983-03-05 | Fujitsu Ltd | マイクロコンピュータ |
-
1985
- 1985-10-11 JP JP60227151A patent/JPS6286419A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5838034A (ja) * | 1981-08-28 | 1983-03-05 | Fujitsu Ltd | マイクロコンピュータ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6731708B1 (en) | 1997-12-17 | 2004-05-04 | Nec Corporation | Clock signal control device |
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