JPH0434611A - マイクロコンピュータの発振切換回路 - Google Patents
マイクロコンピュータの発振切換回路Info
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- JPH0434611A JPH0434611A JP2142291A JP14229190A JPH0434611A JP H0434611 A JPH0434611 A JP H0434611A JP 2142291 A JP2142291 A JP 2142291A JP 14229190 A JP14229190 A JP 14229190A JP H0434611 A JPH0434611 A JP H0434611A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、マイクロコンピュータの発振切換回路に関す
る。
る。
（ロ）従来の技術
一般に、タイマー機能を有するマイクロコンピュータは
、主発振回路（例えば４ ＭＨｚ）と副発振回路（例え
ば３２．７６８ＫＨｚ）とを備えている。
、主発振回路（例えば４ ＭＨｚ）と副発振回路（例え
ば３２．７６８ＫＨｚ）とを備えている。
そして、電源遮断が検出された場合、主発振回路の発振
クロックを停止させ、主発振回路の発振クロックに基づ
（システムクロックから副発振回路の発振クロックに基
づくシステムクロックに切り換え、タイマー機能のみを
動作させていた。これによって、バックアップ電源の消
責電力の削減を図っていた。
クロックを停止させ、主発振回路の発振クロックに基づ
（システムクロックから副発振回路の発振クロックに基
づくシステムクロックに切り換え、タイマー機能のみを
動作させていた。これによって、バックアップ電源の消
責電力の削減を図っていた。
また、電源復帰が検出された場合、主発振回路の発振ク
ロックを発振させ、主発振回路の発振クロックが安定す
るまでの時間をソフト的に待機した後、副発振回路の発
振クロックに基づくシステムクロックから主発振回路の
発振クロックに基づくシステムクロックに切り換え、マ
イクロコンピュータを動作させていた。
ロックを発振させ、主発振回路の発振クロックが安定す
るまでの時間をソフト的に待機した後、副発振回路の発
振クロックに基づくシステムクロックから主発振回路の
発振クロックに基づくシステムクロックに切り換え、マ
イクロコンピュータを動作させていた。
（ハ）発明が解決しようとする課題
一般に、マイクロコンピュータのための発振回路を構成
するセラミック／水晶等の振動子は、該マイクロコンピ
ュータに外部接続され、該マイクロコンピュータの用途
に応じた各種のプリント基板上に配置されることになる
。
するセラミック／水晶等の振動子は、該マイクロコンピ
ュータに外部接続され、該マイクロコンピュータの用途
に応じた各種のプリント基板上に配置されることになる
。
従って、主発振回路の発振クロックが発振してから安定
するまでの時間をソフト的に待機する場合、振動子自体
の発振開始特性、プリント基板の配線パターンに基づく
浮遊容量等の条件に応じて、プログラムを変更しなけれ
ばならなかった。
するまでの時間をソフト的に待機する場合、振動子自体
の発振開始特性、プリント基板の配線パターンに基づく
浮遊容量等の条件に応じて、プログラムを変更しなけれ
ばならなかった。
その為、プログラムの作成が繁雑になってしまうと共に
プログラムが複雑になってしまう等の問題点があった。
プログラムが複雑になってしまう等の問題点があった。
そこで、本発明は、振動子自体の発振開始特性、プリン
ト基板の配線パターンに基づく浮遊容量等の条件に関わ
らず、主発振回路の発振クロックが発振してから安定す
るまでの時間をハード的に待機した後、副発振回路の発
振クロツクに基づくシステムクロックから主発振回路の
発振クロックに基づくシステムクロックに切り換えるマ
イクロコンピュータの発振切換回路を提供することを目
的とする。
ト基板の配線パターンに基づく浮遊容量等の条件に関わ
らず、主発振回路の発振クロックが発振してから安定す
るまでの時間をハード的に待機した後、副発振回路の発
振クロツクに基づくシステムクロックから主発振回路の
発振クロックに基づくシステムクロックに切り換えるマ
イクロコンピュータの発振切換回路を提供することを目
的とする。
（ニ）課題を解決するための手段
本発明は、前記問題点を解決する為に成されたものであ
り、主発振回路と、発振周波数が前記主発振回路の発振
周波数より低い副発振回路とを備え、電源遮断時、前記
副発振回路の発振クロツクから得られるシステムクロッ
クに基づいて動作し、電源復帰時、前記主発振回路の発
振クロックから得られるシステムクロックに基づいて動
作するマイクロコンピュータにおいて、カウンタ回路と
、電源遮断状態を示す電源遮断信号によって前記主発振
回路の発振クロックを停止する発振制御回路と、前記主
発振回路の発振クロックに基づいて前記カウンタ回路の
ためのカウントクロックを発生するカウントクロンク発
生回路と、前記電源遮断信号に基づいて前記カウンタを
リセット保持すると共に、電源復帰によって前記主発振
回路の発振クロックが所定レベルの時点から所定時間遅
延した時点で前記カウンタをリセット解除する遅延回路
と、前記カウンタ回路のオーバーフロー出力によってセ
ットされて、前記主発振回路の発振安定状態を示すフラ
グ回路と、を備え、前記フラグ回路の出力を判定するこ
とによって、前記副発振回路の発振クロックから得られ
るシステムクロックから、前記主発振回路の発振クロッ
クから得られるシステムクロックに切り換えることを特
徴とする。
り、主発振回路と、発振周波数が前記主発振回路の発振
周波数より低い副発振回路とを備え、電源遮断時、前記
副発振回路の発振クロツクから得られるシステムクロッ
クに基づいて動作し、電源復帰時、前記主発振回路の発
振クロックから得られるシステムクロックに基づいて動
作するマイクロコンピュータにおいて、カウンタ回路と
、電源遮断状態を示す電源遮断信号によって前記主発振
回路の発振クロックを停止する発振制御回路と、前記主
発振回路の発振クロックに基づいて前記カウンタ回路の
ためのカウントクロックを発生するカウントクロンク発
生回路と、前記電源遮断信号に基づいて前記カウンタを
リセット保持すると共に、電源復帰によって前記主発振
回路の発振クロックが所定レベルの時点から所定時間遅
延した時点で前記カウンタをリセット解除する遅延回路
と、前記カウンタ回路のオーバーフロー出力によってセ
ットされて、前記主発振回路の発振安定状態を示すフラ
グ回路と、を備え、前記フラグ回路の出力を判定するこ
とによって、前記副発振回路の発振クロックから得られ
るシステムクロックから、前記主発振回路の発振クロッ
クから得られるシステムクロックに切り換えることを特
徴とする。
（ホ）作用
本発明によれば、振動子自体の発振開始特性、プリント
基板の配線パターンに基づく浮遊容量等の条件に関わら
ず、主発振回路の発振クロックが発振してから安定する
までの時間をハード的に待機した後、副発振回路の発振
クロックに基づくシステムクロックから主発振回路の発
振クロツクに基づくシステムクロックに切り換えること
ができる。
基板の配線パターンに基づく浮遊容量等の条件に関わら
ず、主発振回路の発振クロックが発振してから安定する
までの時間をハード的に待機した後、副発振回路の発振
クロックに基づくシステムクロックから主発振回路の発
振クロツクに基づくシステムクロックに切り換えること
ができる。
（へ）実施例
本発明の詳細を図面に従って具体的に説明する。
第１図は本発明のマイクロコンピュータの発振切換回路
を示す回路図、第２図及び第３図は第１図の動作を示す
タイミングチャートである。第２図ａの一点鎖線及び二
点鎖線は、各々後述のＮＯＲゲート（６）及びインバー
タ（＋２）のスレッショルド電位を示す。
を示す回路図、第２図及び第３図は第１図の動作を示す
タイミングチャートである。第２図ａの一点鎖線及び二
点鎖線は、各々後述のＮＯＲゲート（６）及びインバー
タ（＋２）のスレッショルド電位を示す。
第１図において、電源遮断信号０８Ｃ８ＴＰは、電源遮
断時にハイレベル（論理「１」）となり、電源供給（復
！１時にローレベル（論理「０」）となる、リセット信
号ＲＥＳＥＴは、マイクロコンピュータのイニシャル時
に「１」となる。システムクロックＣＰ３及びＣＦ２は
、副発振回路（図示せず）の発振クロック（例えば３２
．７６８ＫＨｚ）に基づいて得られる。更に、人力命令
ＩＰＩＮＳは、システムクロックＣＰ３及びＣＦ２の取
込時に１マシンサイクルだけ「１」となる。
断時にハイレベル（論理「１」）となり、電源供給（復
！１時にローレベル（論理「０」）となる、リセット信
号ＲＥＳＥＴは、マイクロコンピュータのイニシャル時
に「１」となる。システムクロックＣＰ３及びＣＦ２は
、副発振回路（図示せず）の発振クロック（例えば３２
．７６８ＫＨｚ）に基づいて得られる。更に、人力命令
ＩＰＩＮＳは、システムクロックＣＰ３及びＣＦ２の取
込時に１マシンサイクルだけ「１」となる。
セラミック／水晶等の振動子（図示せず）は発振端子０
８ＣＩ、○ＳＣ２に外部接続され、前記振動子、抵抗（
１）、及びＮＡＮＤゲート（２）は主発振回路（例えば
４ ＭＨ２）を構成する。ＮＡＮＤゲート（２）は３段
のインバータ（３） （４１（５）を介した電源遮断信
号０９ＣＳＴＰによって制御される為、主発振回路は、
電源遮断時に発振停止し、電源供給時に発振して発振ク
ロックａを圧力する。
８ＣＩ、○ＳＣ２に外部接続され、前記振動子、抵抗（
１）、及びＮＡＮＤゲート（２）は主発振回路（例えば
４ ＭＨ２）を構成する。ＮＡＮＤゲート（２）は３段
のインバータ（３） （４１（５）を介した電源遮断信
号０９ＣＳＴＰによって制御される為、主発振回路は、
電源遮断時に発振停止し、電源供給時に発振して発振ク
ロックａを圧力する。
同様に、ＮＡＮＤゲート（６）は、電源遮断信号０９Ｃ
３ＴＰによって制御される為、電源遮断時に「１」とな
り、且つ、電源供給時に発振クロックａに応じて「１」
又は「０」となる信号すをａカする。ＮＯＲゲー［７）
（８）はフリップフロップを構成する。ＮＯＲゲート（
７）は、２段のインバータ（９） （１０）を介した信
号すに基づいて、該信号すと逆相の信号Ｃを出力する。
３ＴＰによって制御される為、電源遮断時に「１」とな
り、且つ、電源供給時に発振クロックａに応じて「１」
又は「０」となる信号すをａカする。ＮＯＲゲー［７）
（８）はフリップフロップを構成する。ＮＯＲゲート（
７）は、２段のインバータ（９） （１０）を介した信
号すに基づいて、該信号すと逆相の信号Ｃを出力する。
ＮＯＲゲート（８）は、３段のインバータ（９） （Ｉ
Ｑ＋ （ＩＩ）を介した信号すに基づいて、信号Ｃと逆
相の信号ｄを出力する。インバータ（１２）は、ＮＡＮ
Ｄゲート（６）のスレッショルｌ’ 電位ＶアＨ１より
低いスレッショルド電位■工９□を有し、発振クロック
ａがスレッショルド電位ＶＴ□２に達した時点から該発
振クロックａに基づいてクロックｅを出力する。Ｔフリ
ップフロップ（１３）は、マイクロコンピュータのイニ
シャル時にリセットされ、電源遮断時にセットされ、ク
ロックｅを分周して１／２分周信号ｆを出力する。Ｄフ
リップフロップ（１４）は、マイクロコンピュータのイ
ニシャル時にリセットされ、電源遮断時にセントされ、
後述のクロックｇに基づいて１／２分周クロフクｆを保
持し、信号りを出力する。ＡＮＤゲート（１５）は、信
号りが「１」の時にカウントクロックＣに基づいて前述
のクロックｇを圧力する。ＡＮＤゲート（１６）は、入
力命令Ｉ Ｐ Ｉ ＮＳが「１」の時にシステムクロッ
クＣＰ３を出力する。同様に、ＡＮＤゲート（１７）は
、入力命令ＩＰＩＮＳが「１」の時にシステムクロック
ＣＰ４を出力する。ＮＯＲゲート（１８）は、電源遮断
信号０３ＣＳＴＰ又はＡＮＤゲート（１７）の出力信号
又は信号りがｒｌＪの時に、後述のカウンタ回路（１９
）をリセットするためのリセット信号ｌを出力する。
Ｑ＋ （ＩＩ）を介した信号すに基づいて、信号Ｃと逆
相の信号ｄを出力する。インバータ（１２）は、ＮＡＮ
Ｄゲート（６）のスレッショルｌ’ 電位ＶアＨ１より
低いスレッショルド電位■工９□を有し、発振クロック
ａがスレッショルド電位ＶＴ□２に達した時点から該発
振クロックａに基づいてクロックｅを出力する。Ｔフリ
ップフロップ（１３）は、マイクロコンピュータのイニ
シャル時にリセットされ、電源遮断時にセットされ、ク
ロックｅを分周して１／２分周信号ｆを出力する。Ｄフ
リップフロップ（１４）は、マイクロコンピュータのイ
ニシャル時にリセットされ、電源遮断時にセントされ、
後述のクロックｇに基づいて１／２分周クロフクｆを保
持し、信号りを出力する。ＡＮＤゲート（１５）は、信
号りが「１」の時にカウントクロックＣに基づいて前述
のクロックｇを圧力する。ＡＮＤゲート（１６）は、入
力命令Ｉ Ｐ Ｉ ＮＳが「１」の時にシステムクロッ
クＣＰ３を出力する。同様に、ＡＮＤゲート（１７）は
、入力命令ＩＰＩＮＳが「１」の時にシステムクロック
ＣＰ４を出力する。ＮＯＲゲート（１８）は、電源遮断
信号０３ＣＳＴＰ又はＡＮＤゲート（１７）の出力信号
又は信号りがｒｌＪの時に、後述のカウンタ回路（１９
）をリセットするためのリセット信号ｌを出力する。
前述のカウンタ回路（１９）内部において、Ｄフリップ
フリップ（２０−１）〜（２Ｄ−ｎ）は、リセット信号
１が「１」に時にリセットされ、カウントクロックＣに
基づいて後述のＥＯＲゲート（２１−１）−（２１−ｎ
）の出力信号を保持する。Ｄフリップフリップ（２２−
１）〜ｆ２２−ｎ）は、リセット信号ｌが「１ｊの時に
リセットされ、前記カウントクロックＣの亘後のカウン
トクロックｄに基づいてＤフリップフリップ（２０−１
）〜（２０−Ｄ）の出力信号を保持し、ｎビットのカウ
ント信号を出力する。ＡＮＤゲート（２３−１）は、電
源電圧ＶＤＤ及びＤフリップフロップ（２２−１）の出
力信号に基づいて動作する。ＡＮＤゲート（２３−２）
〜（２Ｌｎ−１）は、前段のＡＮＤゲートの出力信号及
びＩ）７リツプフＤ−／プ（２２−２’）〜（２２−ｎ
−１）の出力信号に基づいて動作する。ＦＯＲゲート（
２１−１＋は、電源電圧ＶＤＤ及びＤフリップフロップ
（２２−１）の圧力信号に基づいて動作する。ＦＯＲゲ
ート（２１−２）〜（２１，ｎ）は、ＡＮＤゲートｆ２
３−Ｎ〜ｆ２３−ｎの出力信号及びＤフリップフロップ
（２２−２）〜（２２−ｎ−１１の出力信号に基づいて
動作する０以上の構成を備えたカウンタ回路（［９）は
、カウントクロックｄの１周期毎にインクリメントを行
い、Ｄフリフブフロップ（２２−ｎ）の出力信号即ちｎ
ビットのカウント信号のＭＳＢが「１」になった時にオ
ーバーフロー信号ｊを出力する０例えば、Ｄフリップフ
ロップ＋２２−１１〜（２２−ｎ）が７段の場合、カウ
ンタ回路（１９）は、カウントクロックｄをリセット解
除から６５カウントした時にオーバーフロー信号Ｊを出
力する。
フリップ（２０−１）〜（２Ｄ−ｎ）は、リセット信号
１が「１」に時にリセットされ、カウントクロックＣに
基づいて後述のＥＯＲゲート（２１−１）−（２１−ｎ
）の出力信号を保持する。Ｄフリップフリップ（２２−
１）〜ｆ２２−ｎ）は、リセット信号ｌが「１ｊの時に
リセットされ、前記カウントクロックＣの亘後のカウン
トクロックｄに基づいてＤフリップフリップ（２０−１
）〜（２０−Ｄ）の出力信号を保持し、ｎビットのカウ
ント信号を出力する。ＡＮＤゲート（２３−１）は、電
源電圧ＶＤＤ及びＤフリップフロップ（２２−１）の出
力信号に基づいて動作する。ＡＮＤゲート（２３−２）
〜（２Ｌｎ−１）は、前段のＡＮＤゲートの出力信号及
びＩ）７リツプフＤ−／プ（２２−２’）〜（２２−ｎ
−１）の出力信号に基づいて動作する。ＦＯＲゲート（
２１−１＋は、電源電圧ＶＤＤ及びＤフリップフロップ
（２２−１）の圧力信号に基づいて動作する。ＦＯＲゲ
ート（２１−２）〜（２１，ｎ）は、ＡＮＤゲートｆ２
３−Ｎ〜ｆ２３−ｎの出力信号及びＤフリップフロップ
（２２−２）〜（２２−ｎ−１１の出力信号に基づいて
動作する０以上の構成を備えたカウンタ回路（［９）は
、カウントクロックｄの１周期毎にインクリメントを行
い、Ｄフリフブフロップ（２２−ｎ）の出力信号即ちｎ
ビットのカウント信号のＭＳＢが「１」になった時にオ
ーバーフロー信号ｊを出力する０例えば、Ｄフリップフ
ロップ＋２２−１１〜（２２−ｎ）が７段の場合、カウ
ンタ回路（１９）は、カウントクロックｄをリセット解
除から６５カウントした時にオーバーフロー信号Ｊを出
力する。
ＮＯＲゲート＋２４） （２５）は、フリップフロップ
（フラグ回路）を構成する。ＮＯＲゲー） （２５）は
、オーバーフロー信号ｊが「１」の時に主発振回路ノ発
振クロックａが安定したことを示す信号ｋを出力する。
（フラグ回路）を構成する。ＮＯＲゲー） （２５）は
、オーバーフロー信号ｊが「１」の時に主発振回路ノ発
振クロックａが安定したことを示す信号ｋを出力する。
ＮＡＮＤゲート（２６）は、ＡＮＤゲート（１６）の出
力信号が「１」の時に信号ｋを反転出力し、内部バスｌ
１０ＢＵＳに転送する。○Ｒゲー） （２７）は、電源
遮断信号○５Ｃ３ＴＰ又はリセット信号ＲＥＳＥＴ又は
ＡＮＤゲート（１７）の出力信号に基づいて、フリップ
フロップ（ＡＮＤゲート（２４） ＋２５））を制御す
る信号１を出力する。
力信号が「１」の時に信号ｋを反転出力し、内部バスｌ
１０ＢＵＳに転送する。○Ｒゲー） （２７）は、電源
遮断信号○５Ｃ３ＴＰ又はリセット信号ＲＥＳＥＴ又は
ＡＮＤゲート（１７）の出力信号に基づいて、フリップ
フロップ（ＡＮＤゲート（２４） ＋２５））を制御す
る信号１を出力する。
以上の構成を備えた第１図の動作を第２図及び第３図の
タイミングチャートに基づいて説明する。
タイミングチャートに基づいて説明する。
時刻ｔ１以前において、電源電圧■！、Ｔ、が停電等に
よって遮断した場合、種々のデータが主発振回路の発振
クロックａから得られるシステムクロックに基づいて処
理されていた為、主発振回路の発振クロックａは継続発
振し、種々のデータは前記システムクロックに基づいて
ＲＡＭ（図示せず）に保持される。
よって遮断した場合、種々のデータが主発振回路の発振
クロックａから得られるシステムクロックに基づいて処
理されていた為、主発振回路の発振クロックａは継続発
振し、種々のデータは前記システムクロックに基づいて
ＲＡＭ（図示せず）に保持される。
時刻ｔ、において、種々の全データが主発振回路の発振
クロックａから得られるシステムクロックに基づいてＲ
ＡＭに保持された場合、主発振回路の発振クロックａに
基づ（システムクロックから副発振回路の発振クロック
に基づ（システムクロックに切り換えられ、ＣＰＵ（図
示せず）は動作する。この時、「１」の電源遮断信号０
９Ｃ３ＴＰが発生する為、主発振回路の発振クロックａ
は停止され、Ｔフリップフロップ（１３）及びＤフリッ
プフロップ（１４）はセットされ、カウンタ回路（１９
）はリセットされる。
クロックａから得られるシステムクロックに基づいてＲ
ＡＭに保持された場合、主発振回路の発振クロックａに
基づ（システムクロックから副発振回路の発振クロック
に基づ（システムクロックに切り換えられ、ＣＰＵ（図
示せず）は動作する。この時、「１」の電源遮断信号０
９Ｃ３ＴＰが発生する為、主発振回路の発振クロックａ
は停止され、Ｔフリップフロップ（１３）及びＤフリッ
プフロップ（１４）はセットされ、カウンタ回路（１９
）はリセットされる。
時刻ｔ２において、電源電圧ＶＯｔ＋が復帰した場合、
「０」の電源遮断信号○５Ｃ８ＴＰが発生する為、主発
振回路の発振クロックａは再度発振開始される。そして
、時刻ｔ、において１発振クロフクａがＮＡＮＤゲート
（６）のスレッショルド電位Ｖ、、、に達すると、カウ
ントクロックｃ、 ｄが各々ＮＯＲゲート＋７１（８）
から出力される。この時、カウンタ回路（１９）はリセ
ットされている為、カウント動作を開始することはない
、一方、カウントクロックＣに基づいてクロックｇがＡ
ＮＤゲート（１５）から出力されるが、クロックｅが「
０」に固定されている為、Ｄフリップフロップ（Ｉ４）
の出力信号りはセットされた状態のままである。その後
１時刻ｔ４において、発振クロックａがインバータ（１
２）のスレッシミルド電位ｖＴ）１２に達すると、即ち
、発振クロックａがほぼ安定すると、クロックｅがイン
バータ（１２）から出力され、該クロックｅを１／２分
周した分周信号ｆがＴフリップフロップ（１３）から出
力される。
「０」の電源遮断信号○５Ｃ８ＴＰが発生する為、主発
振回路の発振クロックａは再度発振開始される。そして
、時刻ｔ、において１発振クロフクａがＮＡＮＤゲート
（６）のスレッショルド電位Ｖ、、、に達すると、カウ
ントクロックｃ、 ｄが各々ＮＯＲゲート＋７１（８）
から出力される。この時、カウンタ回路（１９）はリセ
ットされている為、カウント動作を開始することはない
、一方、カウントクロックＣに基づいてクロックｇがＡ
ＮＤゲート（１５）から出力されるが、クロックｅが「
０」に固定されている為、Ｄフリップフロップ（Ｉ４）
の出力信号りはセットされた状態のままである。その後
１時刻ｔ４において、発振クロックａがインバータ（１
２）のスレッシミルド電位ｖＴ）１２に達すると、即ち
、発振クロックａがほぼ安定すると、クロックｅがイン
バータ（１２）から出力され、該クロックｅを１／２分
周した分周信号ｆがＴフリップフロップ（１３）から出
力される。
時刻ｔ５において、クロックｇが立ち下がった場合、分
周信号ｆの「０」がＤフリップフロップ（１４）に保持
される為、信号りは「１」から「Ｏ」に立ち下がる。従
って、カウンタ回路（１９）がカウント動作を開始して
発振クロックａの発振が安定するのをハード的に待機し
、クロックｇがｒＱＪに固定される。
周信号ｆの「０」がＤフリップフロップ（１４）に保持
される為、信号りは「１」から「Ｏ」に立ち下がる。従
って、カウンタ回路（１９）がカウント動作を開始して
発振クロックａの発振が安定するのをハード的に待機し
、クロックｇがｒＱＪに固定される。
時刻ｔ６において、Ｄフリップフロップ（２２−ｎ）の
出力信号が「１」となってオーバーフロー信号Ｊが出力
されると、主発振回路の発振クロックａが安定したこと
を示す信号ｋがＮＯＲゲー） （２５）から出力される
。そして、入力命令ＩＰＩＮＳが１マシンサイクルだけ
「１」になると、信号にはＣＦ２のタイミングで内部バ
スｌ１０ＢＵＳに取り込まれる。その後、ＣＦ２のタイ
ミングでＮＯＲゲート（２４） （２５）より成るフリ
ップフロップがリセットされる。内部バスｌ１０ＢＵＳ
に取り込まれた信号ｋをソフト的に判断して、副発振回
路の発振クロックに基づくシステムクロックから主発振
回路の発振クロックａに基づくシステムクロックに切り
換える訳であるが、前記ＣＰ４のタイミングで「１」と
なるリセット信号ｌによってカウンタ回路（１９）を再
度リセットし、再度オーバーフロー信号ｊに基づく信号
ｋを内部バスｌ１０ＢＵＳに取り込んで、複数の信号ｋ
が内部パスｌ１０ＢＵＳに取り込まれたことをソフト的
に検圧して副発振回路の発振クロックに基づくシステム
クロックから主発振回路の発振クロックａに基づくシス
テムクロックへの切り換えを更に確実にしてもよい、ま
た、オーバーフロー信号ｊに基づくＮＯＲゲー） ＋２
４）の出力信号を割り込み要求信号工ＮＴとして使用し
、割り込み処理によって、副発振回路の発振クロックに
基づくシステムクロックから主発振回路の発振クロック
ａに基づくシステムクロックへの切り換えを行ってもよ
い。
出力信号が「１」となってオーバーフロー信号Ｊが出力
されると、主発振回路の発振クロックａが安定したこと
を示す信号ｋがＮＯＲゲー） （２５）から出力される
。そして、入力命令ＩＰＩＮＳが１マシンサイクルだけ
「１」になると、信号にはＣＦ２のタイミングで内部バ
スｌ１０ＢＵＳに取り込まれる。その後、ＣＦ２のタイ
ミングでＮＯＲゲート（２４） （２５）より成るフリ
ップフロップがリセットされる。内部バスｌ１０ＢＵＳ
に取り込まれた信号ｋをソフト的に判断して、副発振回
路の発振クロックに基づくシステムクロックから主発振
回路の発振クロックａに基づくシステムクロックに切り
換える訳であるが、前記ＣＰ４のタイミングで「１」と
なるリセット信号ｌによってカウンタ回路（１９）を再
度リセットし、再度オーバーフロー信号ｊに基づく信号
ｋを内部バスｌ１０ＢＵＳに取り込んで、複数の信号ｋ
が内部パスｌ１０ＢＵＳに取り込まれたことをソフト的
に検圧して副発振回路の発振クロックに基づくシステム
クロックから主発振回路の発振クロックａに基づくシス
テムクロックへの切り換えを更に確実にしてもよい、ま
た、オーバーフロー信号ｊに基づくＮＯＲゲー） ＋２
４）の出力信号を割り込み要求信号工ＮＴとして使用し
、割り込み処理によって、副発振回路の発振クロックに
基づくシステムクロックから主発振回路の発振クロック
ａに基づくシステムクロックへの切り換えを行ってもよ
い。
以上より、主発振回路の発振クロックａの発振が一定レ
ベル（スレッショルド電位ＶＴＨ２）に達しである程度
安定した後、予め定められた時間（カウンタ回路（１９
）がリセット解除されてからオーバーフロー信号ｊを出
力するまでの時間）をハード的に待機して、副発振回路
の発振クロックに基づくシステムクロックから主発振回
路の発振クロックａに基づくシステムクロックに切り換
える様にした為、例え、振動子の発振開始特性が異なっ
たり、プリント基板の配線パターンに基づく浮遊容量が
異なったりしても、待機時間のためのプログラムを追加
することなく同一のプログラムのままで対応可能となる
。従って、プログラムの作成が繁雑になったり、プログ
ラムが複雑になったりする等の問題を解決できることに
なる。
ベル（スレッショルド電位ＶＴＨ２）に達しである程度
安定した後、予め定められた時間（カウンタ回路（１９
）がリセット解除されてからオーバーフロー信号ｊを出
力するまでの時間）をハード的に待機して、副発振回路
の発振クロックに基づくシステムクロックから主発振回
路の発振クロックａに基づくシステムクロックに切り換
える様にした為、例え、振動子の発振開始特性が異なっ
たり、プリント基板の配線パターンに基づく浮遊容量が
異なったりしても、待機時間のためのプログラムを追加
することなく同一のプログラムのままで対応可能となる
。従って、プログラムの作成が繁雑になったり、プログ
ラムが複雑になったりする等の問題を解決できることに
なる。
（ト）発明の効果
本発明によれば、振動子自体の発振開始特性、プリント
基板の配線パターンに基づく浮遊容量等の条件に関わら
ず、主発振回路の発振クロックが発振してから安定する
までの時間をハード的に待機した後、副発振回路の発振
クロックに基づくシステムクロックから主発振回路の発
振クロックに基づ（システムクロックに切り換えること
ができる。従って、プログラムの作成が繁雑になっｔこ
り、プログラムが複雑になったりする等の問題を解決で
きる利点が得られる。
基板の配線パターンに基づく浮遊容量等の条件に関わら
ず、主発振回路の発振クロックが発振してから安定する
までの時間をハード的に待機した後、副発振回路の発振
クロックに基づくシステムクロックから主発振回路の発
振クロックに基づ（システムクロックに切り換えること
ができる。従って、プログラムの作成が繁雑になっｔこ
り、プログラムが複雑になったりする等の問題を解決で
きる利点が得られる。
第１図は本発明回路を示す回路図、第２図及び第３図は
第１図の動作を示すタイミングチャートである。 （２）（６）−ＮＡＮＤゲート、（７） （８） （２
４） （２５）・ ・ＮＯＲゲート、（１２）・・・イ
ンバータ、（１３）Ｔフリツブフロップ、（１４）
・・Ｄフリツブフロップ、（＋５）・・ＡＮＤゲート、
（１９）・・・カウンタ回路。
第１図の動作を示すタイミングチャートである。 （２）（６）−ＮＡＮＤゲート、（７） （８） （２
４） （２５）・ ・ＮＯＲゲート、（１２）・・・イ
ンバータ、（１３）Ｔフリツブフロップ、（１４）
・・Ｄフリツブフロップ、（＋５）・・ＡＮＤゲート、
（１９）・・・カウンタ回路。
Claims (2)
- （１）主発振回路と、発振周波数が前記主発振回路の発
振周波数より低い副発振回路とを備え、電源遮断時、前
記副発振回路の発振クロックから得られるシステムクロ
ックに基づいて動作し、電源復帰時、前記主発振回路の
発振クロックから得られるシステムクロックに基づいて
動作するマイクロコンピュータにおいて、 カウンタ回路と、 電源遮断状態を示す電源遮断信号によって前記主発振回
路の発振クロックを停止する発振制御回路と、 前記主発振回路の発振クロックに基づいて前記カウンタ
回路のためのカウントクロックを発生するカウントクロ
ック発生回路と、 前記電源遮断信号に基づいて前記カウンタをリセット保
持すると共に、電源復帰によって前記主発振回路の発振
クロックが所定レベルの時点から所定時間遅延した時点
で前記カウンタをリセット解除する遅延回路と、 前記カウンタ回路のオーバーフロー出力によってセット
されて、前記主発振回路の発振安定状態を示すフラグ回
路と、を備え、 前記フラグ回路の出力を判定することによって、前記副
発振回路の発振クロックから得られるシステムクロック
から、前記主発振回路の発振クロックから得られるシス
テムクロックに切り換えることを特徴とするマイクロコ
ンピュータの発振切換回路。 - （２）フラグ回路の出力にて割り込み処理を行うことに
よって、前記副発振回路の発振クロックから得られるシ
ステムクロックから、前記主発振回路の発振クロックか
ら得られるシステムクロックに切り換えることを特徴と
する請求項（１）記載のマイクロコンピュータの発振切
換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2142291A JPH0782406B2 (ja) | 1990-05-31 | 1990-05-31 | マイクロコンピュータの発振切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2142291A JPH0782406B2 (ja) | 1990-05-31 | 1990-05-31 | マイクロコンピュータの発振切換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0434611A true JPH0434611A (ja) | 1992-02-05 |
| JPH0782406B2 JPH0782406B2 (ja) | 1995-09-06 |
Family
ID=15311965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2142291A Expired - Lifetime JPH0782406B2 (ja) | 1990-05-31 | 1990-05-31 | マイクロコンピュータの発振切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0782406B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5737588A (en) * | 1994-07-07 | 1998-04-07 | Nippondenso Co., Ltd. | Driving circuit for a microcomputer that enables sleep control using a small-scale timer |
-
1990
- 1990-05-31 JP JP2142291A patent/JPH0782406B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5737588A (en) * | 1994-07-07 | 1998-04-07 | Nippondenso Co., Ltd. | Driving circuit for a microcomputer that enables sleep control using a small-scale timer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0782406B2 (ja) | 1995-09-06 |
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