JPS6286449A - データ処理装置におけるページフォールト実行再開方法 - Google Patents
データ処理装置におけるページフォールト実行再開方法Info
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- JPS6286449A JPS6286449A JP60224765A JP22476585A JPS6286449A JP S6286449 A JPS6286449 A JP S6286449A JP 60224765 A JP60224765 A JP 60224765A JP 22476585 A JP22476585 A JP 22476585A JP S6286449 A JPS6286449 A JP S6286449A
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、データ処理装置のページフォールト実行再開
方式に係わり、特に命令実行中のページフォールト実行
再開方式に関する。
方式に係わり、特に命令実行中のページフォールト実行
再開方式に関する。
オンデマンドページング方式を採用したデータ処理装置
においては、メモリアクセスを行ったページが主メモリ
上に存在しないことがあり得る。
においては、メモリアクセスを行ったページが主メモリ
上に存在しないことがあり得る。
これをページフォールとと言う。ページフォールトが発
生すると、外部記憶から主メモリ上にロー〈下した後に
そのアクセスを再度実行しなくてはな’ｊ”：９みい。
生すると、外部記憶から主メモリ上にロー〈下した後に
そのアクセスを再度実行しなくてはな’ｊ”：９みい。
又〜
メモリアクセスには２種類あり、ひとつは命令読み出し
、もうひとつはオペランドの読出しと書込みである。後
者は、命令実行中に行われるため、その命令に対応した
マイクロプログラム処理の中で、該ページフォールトの
発生したアクセス以前に内部レジスタの変更や主メモリ
の内容の変更が行われている可能性がある。このため、
ページフォールト発生後、前記のロード処理を行い、再
実行を行う場合には、特殊な処理が必要となる。
、もうひとつはオペランドの読出しと書込みである。後
者は、命令実行中に行われるため、その命令に対応した
マイクロプログラム処理の中で、該ページフォールトの
発生したアクセス以前に内部レジスタの変更や主メモリ
の内容の変更が行われている可能性がある。このため、
ページフォールト発生後、前記のロード処理を行い、再
実行を行う場合には、特殊な処理が必要となる。
ページフォールト実行再開方式には特開昭５２−８６７
４１号の様に、命令の先頭から再実行する方式と、特開
昭５５−２８１９０号の様に命令の中断点から再実行す
る方式とがある。
４１号の様に、命令の先頭から再実行する方式と、特開
昭５５−２８１９０号の様に命令の中断点から再実行す
る方式とがある。
前者の方式の概略を第２図に示す。本方式においては、
内部レジスタや主メモリの変更を行う前に、メモリアク
セスの仮実行を行い、ページフォールトとが発生しない
ことを確認してから変更を行う、このため、仮実行の際
にページフォールトが発生しても、変更が行われていな
いので、再実行時に命令の先頭から再実行でき、内部情
報の退避も不要である。しかしながら所要のページがす
べて主メモリにあることを確認してから実際の実行に移
る方法は、仮実行専用の特別な逐次制御回路追加による
ハードウェア量の増加か、仮実行ステップ挿入によるス
ピード低下をまねく。文字列処理命令やリスト処理命令
のようにメモリアクセス回数が多くかつ予測つかない場
合板実行は非常に困難である。
内部レジスタや主メモリの変更を行う前に、メモリアク
セスの仮実行を行い、ページフォールトとが発生しない
ことを確認してから変更を行う、このため、仮実行の際
にページフォールトが発生しても、変更が行われていな
いので、再実行時に命令の先頭から再実行でき、内部情
報の退避も不要である。しかしながら所要のページがす
べて主メモリにあることを確認してから実際の実行に移
る方法は、仮実行専用の特別な逐次制御回路追加による
ハードウェア量の増加か、仮実行ステップ挿入によるス
ピード低下をまねく。文字列処理命令やリスト処理命令
のようにメモリアクセス回数が多くかつ予測つかない場
合板実行は非常に困難である。
後者のりトライ方式を第３図に示す。本方式は命令途中
においてμＰＣ２μＰＣスタック等の命令中断点を示す
情報を退避しておき、以後のペーシフオールド発生時に
は、その中断点から再開できる様にする。しかし、退避
専用ハードウェア増加か、退避ステップ挿入によるスピ
ード低下をまねく。退避専用ハードウェアは、μＰＣの
ビット数を１４ビツトと仮定するならば１４ビツト×（
ＦＦ４ゲート＋セレクタ１ゲート）Ｘ９＝６３０ゲ一ト
程度の増加となり、ＥＣＬ回路の様に高集積化が不可能
な回路においては、ハードウェア増加による影響は大き
い。
においてμＰＣ２μＰＣスタック等の命令中断点を示す
情報を退避しておき、以後のペーシフオールド発生時に
は、その中断点から再開できる様にする。しかし、退避
専用ハードウェア増加か、退避ステップ挿入によるスピ
ード低下をまねく。退避専用ハードウェアは、μＰＣの
ビット数を１４ビツトと仮定するならば１４ビツト×（
ＦＦ４ゲート＋セレクタ１ゲート）Ｘ９＝６３０ゲ一ト
程度の増加となり、ＥＣＬ回路の様に高集積化が不可能
な回路においては、ハードウェア増加による影響は大き
い。
本発明は、従来例の欠点を軽減した命令実行中のページ
フォールト実行再開方式を提供することにある。
フォールト実行再開方式を提供することにある。
本発明の特徴を第１図をもって説明する。
今、Ａのステップで行われた起動に対し、Ｂのステップ
でページフォールト検出が行われたとする。Ａのステッ
プのマイクロプログラムのアドレスをＸとすると、Ｂの
ステップのアドレスはｘ十１である。メモリからの応答
が返るまでのＢのスチップを続行する。またＢのステッ
プは、内部情報の変更を抑止する。これによりページフ
ォールト発生時には、Ｂのステップのマイクロプログラ
ムアドレスｘ＋１を１減算することにより簡単にアクセ
スステップＡのアドレスＸが算出され、これを退避９回
復することにより、ステップＡからの再実行が可能とな
る。
でページフォールト検出が行われたとする。Ａのステッ
プのマイクロプログラムのアドレスをＸとすると、Ｂの
ステップのアドレスはｘ十１である。メモリからの応答
が返るまでのＢのスチップを続行する。またＢのステッ
プは、内部情報の変更を抑止する。これによりページフ
ォールト発生時には、Ｂのステップのマイクロプログラ
ムアドレスｘ＋１を１減算することにより簡単にアクセ
スステップＡのアドレスＸが算出され、これを退避９回
復することにより、ステップＡからの再実行が可能とな
る。
と 要約すれば本発明の特徴は、リトライ再開する、・
マイクロプログラムアドレスの次のアドレスでページフ
ォールト検出を行い、その時のアドレスを１減算したア
ドレスから再開することである。
マイクロプログラムアドレスの次のアドレスでページフ
ォールト検出を行い、その時のアドレスを１減算したア
ドレスから再開することである。
本発明の実施例を以下に説明する。
第４図は、オンデマンドページング方式を採用したデー
タ処理装置の全体構成図である。ＢＰＵ １は、ＭＣＵ
３００に対し、メモリアドレスバス５０１、メモリデー
タバス５０２によりメモリアクセスを行う。ＭＣＵ３０
０はＢＰＵＩから与えられたアドレスを元にページテー
ブル６１０を参照する。ページテーブル６１０は、有効
フラグ６１１と、該当ページの物理ページ６２２を示す
ビット列より構成されている。有効フラグ６１１は、該
当ページが主メモリに存在することを示す。
タ処理装置の全体構成図である。ＢＰＵ １は、ＭＣＵ
３００に対し、メモリアドレスバス５０１、メモリデー
タバス５０２によりメモリアクセスを行う。ＭＣＵ３０
０はＢＰＵＩから与えられたアドレスを元にページテー
ブル６１０を参照する。ページテーブル６１０は、有効
フラグ６１１と、該当ページの物理ページ６２２を示す
ビット列より構成されている。有効フラグ６１１は、該
当ページが主メモリに存在することを示す。
該フラグ６１１がクリアされている場合、ＢＰＵｌから
アクセスされたページ６５０は主メモリ６００上に存在
しない。そこでＭＣＵ３００は、ページフォールト信号
５０３をもってＢＰＵＩ−にアクセニート割込を起動し
、外部記憶７１０から該当ページ７５０を主メモリ６０
０にローディングする。
アクセスされたページ６５０は主メモリ６００上に存在
しない。そこでＭＣＵ３００は、ページフォールト信号
５０３をもってＢＰＵＩ−にアクセニート割込を起動し
、外部記憶７１０から該当ページ７５０を主メモリ６０
０にローディングする。
第５図にＢＰＵＩの一実施例構成を示す、 ＢＰＵＩは
、メモリインタフェース回路５．命令解読部２゜実行部
３．実行部コントローラ４から構成されている。
、メモリインタフェース回路５．命令解読部２゜実行部
３．実行部コントローラ４から構成されている。
以下命令の概略動作について説明する。第７図に示すよ
うに、命令解読部ＩＵ２は、プログラムカウンタＰＣ２
００を有しており、ＰＣ２００の示すアドレスの命令を
読み出す、ＰＣ２００の出力２１は第６図のメモリイン
タフェース部ＭＩＮＦ ５内のメモリアドレスレジスタ
ＭＡＲ５１０にセレクタ５２０を介して接続されている
。
うに、命令解読部ＩＵ２は、プログラムカウンタＰＣ２
００を有しており、ＰＣ２００の示すアドレスの命令を
読み出す、ＰＣ２００の出力２１は第６図のメモリイン
タフェース部ＭＩＮＦ ５内のメモリアドレスレジスタ
ＭＡＲ５１０にセレクタ５２０を介して接続されている
。
ＭＡＲ５１０の出力５０１はメモリアドレスとしてＭＣ
Ｕ３００に渡され、該当するメモリ６００の内容、すな
わち命令が読み出される。読み出されたデータは、メモ
リデータバス５０２を介してＭＩＮＦ５内のり−ドデー
タレジスタＲＤＲ５４０にセットされる。ＲＤＲ５４０
の出力２２は、ＩＵ２の命令バッファＩＢＲ２３０にセ
ットされ、命令デコーダＤ２４０によりマイクロプログ
ラムの先頭アドレスＭ Ｔ Ａ ２５が実行部コントロ
ーラＥＳＥＱ４に渡される。またオペランドアドレスは
、ＩＢＲ２３０から、アドレスレジスタＡ Ｒ１２５０
にセットされ、オペランドアドレス０ＰＤＡ２４を介し
て実行部３に渡される。
Ｕ３００に渡され、該当するメモリ６００の内容、すな
わち命令が読み出される。読み出されたデータは、メモ
リデータバス５０２を介してＭＩＮＦ５内のり−ドデー
タレジスタＲＤＲ５４０にセットされる。ＲＤＲ５４０
の出力２２は、ＩＵ２の命令バッファＩＢＲ２３０にセ
ットされ、命令デコーダＤ２４０によりマイクロプログ
ラムの先頭アドレスＭ Ｔ Ａ ２５が実行部コントロ
ーラＥＳＥＱ４に渡される。またオペランドアドレスは
、ＩＢＲ２３０から、アドレスレジスタＡ Ｒ１２５０
にセットされ、オペランドアドレス０ＰＤＡ２４を介し
て実行部３に渡される。
第８図は、実行部コントローラＥＳＥＱ４の構成図であ
る。ＩＵ２で生成されたＭＴＡ２５は、セレクタ４２０
．マイクロプログラムカウンタμＰＣ４３０を介して制
御メモリＣ８４５０のアドレス入力に接続され、該当す
る命令に対応したマイクロプログラムが読み出され、マ
イクロ命令レジスタＭＩＲ４６０にセットされる。ＭＩ
Ｒ４６０の出力４１は実行部３に接続され命令実行が行
われる。
る。ＩＵ２で生成されたＭＴＡ２５は、セレクタ４２０
．マイクロプログラムカウンタμＰＣ４３０を介して制
御メモリＣ８４５０のアドレス入力に接続され、該当す
る命令に対応したマイクロプログラムが読み出され、マ
イクロ命令レジスタＭＩＲ４６０にセットされる。ＭＩ
Ｒ４６０の出力４１は実行部３に接続され命令実行が行
われる。
今、該当命令がメモリアクセスを伴う命令であれば、オ
ペランドアドレス０ＰＤＡ２４は、第９図ノセレクタ３
００．内部バス３４０．ＡＬＵ３３０、内部出力バス３
６０を介して、実行部出力バス３１に出力される。出力
バス３１は第６図のセレクタ５２０を介してＭＡＲ５１
０に接続されメモリアドレス５０１としてＭＣＵ３００
に渡される。
ペランドアドレス０ＰＤＡ２４は、第９図ノセレクタ３
００．内部バス３４０．ＡＬＵ３３０、内部出力バス３
６０を介して、実行部出力バス３１に出力される。出力
バス３１は第６図のセレクタ５２０を介してＭＡＲ５１
０に接続されメモリアドレス５０１としてＭＣＵ３００
に渡される。
メモリ６００から読み出されたデータはＲＤＲ５４０に
セットされるため、ＥＲＤ３２を介して、ＥＵＳ内に取
込まれる。
セットされるため、ＥＲＤ３２を介して、ＥＵＳ内に取
込まれる。
またメモリに書込むデータは、ＷＤＲ５３０にセットさ
れＭＣＵ３００に送出される。
れＭＣＵ３００に送出される。
メモリの応答時間は、不定であるので、メモリアクセス
が終了したか否かを知る手段が必要である。
が終了したか否かを知る手段が必要である。
メモリアクセスが終了すると、ＭＣＵ３００はＢＰＵＩ
に対してアクセス終了信号ＡＥＮＤ５０４を送出する。
に対してアクセス終了信号ＡＥＮＤ５０４を送出する。
ＡＥＮＤ５０４はＭＩＮＦ５によりＩＵ２のアクセスに
対する終了信号ＩＡＥＮＤ５３と、ＥＵ３のアクセスに
対する終了信号ＥＡＥＮＤ５４とに振分けられる。
対する終了信号ＩＡＥＮＤ５３と、ＥＵ３のアクセスに
対する終了信号ＥＡＥＮＤ５４とに振分けられる。
ＥＵ３のアクセスに対する終了信号ＥＡＥＮＤ５４は、
実行部コントローラ４に接続されている。
実行部コントローラ４に接続されている。
次にメモリアクセスのマイクロプログラムの処理動作と
ハードウェアの関係について説明する。
ハードウェアの関係について説明する。
第１１図（ａ）はマイクロ命令のフォーマットを表わし
ている。マイクロ命令レジスタＭＩＲは、現在ＷＡ Ｉ
Ｔ中であることを示すビット４６１と、次のアドレス
を制御するビットフィールド４６２と、演算系を制御す
るビットフィールド４１と、次のアドレスを示すビット
フィールド４６３がら成立っている。
ている。マイクロ命令レジスタＭＩＲは、現在ＷＡ Ｉ
Ｔ中であることを示すビット４６１と、次のアドレス
を制御するビットフィールド４６２と、演算系を制御す
るビットフィールド４１と、次のアドレスを示すビット
フィールド４６３がら成立っている。
第１１図（ｂ）は、ＷＡ Ｉ Ｔすなわちメモリへの起
動後応答を待つサイクルでのマイクロ命令を示している
。この場合ＷＡＩＴビット４６１のみが「１」となり、
他のビットはすべて「０」となっている。
動後応答を待つサイクルでのマイクロ命令を示している
。この場合ＷＡＩＴビット４６１のみが「１」となり、
他のビットはすべて「０」となっている。
ＷＡ Ｉ Ｔ信号４６１、次のアドレス制御信号４６２
は第８図で示す様に１次アドレス制御部ＮＡＣＴＬ４１
０に接続されている。
は第８図で示す様に１次アドレス制御部ＮＡＣＴＬ４１
０に接続されている。
第１０図は、ＮＡＣＴＬ４１０内に構成を表わしている
。ＮＡＣＴＬ４１０は、ステータスレジスタ４００の出
力４０１を選択するセレクタ４１２と、ページフォール
ト信号５２を検出するＡＮＤゲート４１４と、アクセス
終了信号５４を検出するＡＮＤゲート４１３と、ＮＡＣ
信号４６２から。
。ＮＡＣＴＬ４１０は、ステータスレジスタ４００の出
力４０１を選択するセレクタ４１２と、ページフォール
ト信号５２を検出するＡＮＤゲート４１４と、アクセス
終了信号５４を検出するＡＮＤゲート４１３と、ＮＡＣ
信号４６２から。
アドレス選択信号４１１を生成するデコーダ４１５から
成立っている。
成立っている。
ＷＡＩＴ信号４６１は、ＡＮＤゲート４１３と４１４の
入力に接続されており、ＷＡＩＴ信号４６１が「１」の
時のみページフォールト信号５２とアクセス終了信号５
４が次アドレス生成に関与するようになっている。
入力に接続されており、ＷＡＩＴ信号４６１が「１」の
時のみページフォールト信号５２とアクセス終了信号５
４が次アドレス生成に関与するようになっている。
第１３図（ａ）は、メモリ読出し時のマイクロプログラ
ムを示している。図のＢ１のステップでは、ＭＡＲ５１
０にアドレスをセットし、メモリに対し起動を行ってい
る。次のステップＢ２ではＷＡＩＴサイクルとなり、Ｗ
ＡＩＴ信号４６１のみ「１」とする。この時にアクセス
終了信号５４が入力されると、Ｂ３のステップに進み、
入力されないと、次のアドレスが生成されずＢ２ステッ
プが継続される。Ｂ３のステップでは読み出したデータ
をＷＫＯ３２０に転送している。
ムを示している。図のＢ１のステップでは、ＭＡＲ５１
０にアドレスをセットし、メモリに対し起動を行ってい
る。次のステップＢ２ではＷＡＩＴサイクルとなり、Ｗ
ＡＩＴ信号４６１のみ「１」とする。この時にアクセス
終了信号５４が入力されると、Ｂ３のステップに進み、
入力されないと、次のアドレスが生成されずＢ２ステッ
プが継続される。Ｂ３のステップでは読み出したデータ
をＷＫＯ３２０に転送している。
第１３図（ｂ）は、メモリ書込み時のマイクロプログラ
ムを示している。Ｃ１のステップでＭＡＲ５１０にセッ
トし、Ｃ２のステップでライトデータをＷＤＲ５３０に
セットし、メモリに対し起動を行っている。Ｃ３のステ
ップはＷＡＩＴサイクルであり、読み出し時と同様アク
セス終了信号５４が入力されるまで０３ステツプが継続
される。
ムを示している。Ｃ１のステップでＭＡＲ５１０にセッ
トし、Ｃ２のステップでライトデータをＷＤＲ５３０に
セットし、メモリに対し起動を行っている。Ｃ３のステ
ップはＷＡＩＴサイクルであり、読み出し時と同様アク
セス終了信号５４が入力されるまで０３ステツプが継続
される。
今、ＷＡ Ｉ Ｔサイクル中にページフォールト信号５
２が入力されると、ＡＮＤゲート４１４の出力が「１」
となり、ＡＮＤゲート４１３の出力は「０」となる。こ
のときデコーダ４１５は、ペーシフオールドマイクロプ
ログラム先頭アドレス選択信号４１１Ａをセレクタ４２
０に送出し、セレクタ４２０は、ページフォールト先頭
アドレス４２０Ａを選択する。すると、次のステップか
ら、ページフォールト例外処理のマイクロプログラムが
開始される。
２が入力されると、ＡＮＤゲート４１４の出力が「１」
となり、ＡＮＤゲート４１３の出力は「０」となる。こ
のときデコーダ４１５は、ペーシフオールドマイクロプ
ログラム先頭アドレス選択信号４１１Ａをセレクタ４２
０に送出し、セレクタ４２０は、ページフォールト先頭
アドレス４２０Ａを選択する。すると、次のステップか
ら、ページフォールト例外処理のマイクロプログラムが
開始される。
第１４図（ａ）〜（０）は、ページフォールト例外処理
のマイクロプログラムフローを示している。Ｄ３〜Ｄｌ
ｌのステップでは、ＷＫ３２０の退避を行っている。
のマイクロプログラムフローを示している。Ｄ３〜Ｄｌ
ｌのステップでは、ＷＫ３２０の退避を行っている。
Ｂ１２では、ページフォールトの検出されたサイクルの
マイクロプログラムのアドレスをＷＫＯに転送している
。ページフォールトが検出されるのは、ＷＡＩＴサイク
ル中のみであるから、読出し時は、第１３図（ａ）の８
２のアドレス、書込み時は、第１８［（ｂ）のＣ３のア
ドレスである。
マイクロプログラムのアドレスをＷＫＯに転送している
。ページフォールトが検出されるのは、ＷＡＩＴサイク
ル中のみであるから、読出し時は、第１３図（ａ）の８
２のアドレス、書込み時は、第１８［（ｂ）のＣ３のア
ドレスである。
Ｂ１３のサイクルでは、ＷＫＯに転送されたアドレスす
なわちＢ２またはＣ３を１減算している。
なわちＢ２またはＣ３を１減算している。
この処理によりＷＫＯの内容は、第１３図（８）の、Ｂ
１または第１３図（ｂ）の０２のアドレスとなる。Ｄ１
４〜Ｄ１７は、ＷＸＯの内容をスタックに退避している
。よってスタックに退避されたマイクロプログラムのア
ドレスは第１３図で言えば、Ｂ１またはＣ２のアドレス
となる。
１または第１３図（ｂ）の０２のアドレスとなる。Ｄ１
４〜Ｄ１７は、ＷＸＯの内容をスタックに退避している
。よってスタックに退避されたマイクロプログラムのア
ドレスは第１３図で言えば、Ｂ１またはＣ２のアドレス
となる。
Ｄ１８〜Ｄ２６はμｐｃスタックの退避。
Ｂ２７〜Ｄ３５は、ＭＡＲ，ＳＲ，ＰＣ（７）退避を行
っており、Ｄ３６〜Ｄ３９でページフォールト例外処理
マイクロプログラムの先頭アドレスをＰＣにセットして
ページフォールト例外処理のマイクロプログラムを終了
させている。
っており、Ｄ３６〜Ｄ３９でページフォールト例外処理
マイクロプログラムの先頭アドレスをＰＣにセットして
ページフォールト例外処理のマイクロプログラムを終了
させている。
第１２図は、ページフォールト例外処理マイクロプログ
ラムの実行後のスタックの内容を示している。ＳＬには
、第１３図（ａ）のＢ１のアドレスまたは、第１３図（
ｂ）の０２のアドレスが格納されている。
ラムの実行後のスタックの内容を示している。ＳＬには
、第１３図（ａ）のＢ１のアドレスまたは、第１３図（
ｂ）の０２のアドレスが格納されている。
ページフォールト例外処理のマクロプログラムは、第４
図で示すように、外部記憶７１０内の該当ページ７１０
をメモリ６ｏｏにローディングし、最後に復帰命令ＲＴ
Ｅ命令を発行する。
図で示すように、外部記憶７１０内の該当ページ７１０
をメモリ６ｏｏにローディングし、最後に復帰命令ＲＴ
Ｅ命令を発行する。
第１５図（ａ）〜（ｏ）は、ＲＴＥ命令のマイクロプロ
グラムフローである。ＲＴＥ命令は、ページフォールト
例外処理のマイクロプログラムとは逆にスタックの内容
を読み出し、順次回復する。
グラムフローである。ＲＴＥ命令は、ページフォールト
例外処理のマイクロプログラムとは逆にスタックの内容
を読み出し、順次回復する。
Ｅ１４〜Ｅ１８は、スタック内のマイクロＰＣの内容Ｓ
１をＲｅａｄ Ｌ／、５ａｖａｕＰＣ４８０にセットし
ている。Ｂ３６のステップで５ａｖｅμＰＣ４８０が、
μＰＣ４３０にセットされる。これを第１３図で説明す
ると、スタックＳ１には、Ｂ１またはＣ２が格納されて
いるので、Ｂ１またはＣ２のアドレスがμＰＣ４８０に
セットされ、マイクロプログラムは、Ｂ１またはＣ２か
ら開始される。
１をＲｅａｄ Ｌ／、５ａｖａｕＰＣ４８０にセットし
ている。Ｂ３６のステップで５ａｖｅμＰＣ４８０が、
μＰＣ４３０にセットされる。これを第１３図で説明す
ると、スタックＳ１には、Ｂ１またはＣ２が格納されて
いるので、Ｂ１またはＣ２のアドレスがμＰＣ４８０に
セットされ、マイクロプログラムは、Ｂ１またはＣ２か
ら開始される。
ウェアも必要としないのでハードウェア利用効率の高い
ページフォールト実行再開方式が実現できる。
ページフォールト実行再開方式が実現できる。
第１図は本発明の特徴を示す図、第２〜３図は公知例を
説明するための図、第４図〜第１０図はハードウェア構
成の本発明の実施例図、第１１図はマイクロ命令フォー
マットを示し、第１２図はページフォールト例外処理時
のスタックの内容を示す図、第１３図は、メモリアクセ
スのマイクロプログラム、第］、４図は、ページフォー
ルト例外処理のマイクロプログラム、第１５図は、復帰
命令のマイクロプログラムを示す図である。 １・・・ＢＰＵ、２・・・命令解読部、３・・・命令実
行部、４・・・実行制御部、５・・・メモリインターフ
ェース部、５２・・・ページフォールト検出信号、４１
０・・・次アドレス制御部、４６１・・・ＷＡ Ｉ Ｔ
信号。
説明するための図、第４図〜第１０図はハードウェア構
成の本発明の実施例図、第１１図はマイクロ命令フォー
マットを示し、第１２図はページフォールト例外処理時
のスタックの内容を示す図、第１３図は、メモリアクセ
スのマイクロプログラム、第］、４図は、ページフォー
ルト例外処理のマイクロプログラム、第１５図は、復帰
命令のマイクロプログラムを示す図である。 １・・・ＢＰＵ、２・・・命令解読部、３・・・命令実
行部、４・・・実行制御部、５・・・メモリインターフ
ェース部、５２・・・ページフォールト検出信号、４１
０・・・次アドレス制御部、４６１・・・ＷＡ Ｉ Ｔ
信号。
Claims (1)
- 【特許請求の範囲】 １、ページフオールト発生時に命令中断点から実行再開
を行うデータ処理装置において、 主記憶へのページフオールトアクセス起動を行つたマイ
クロプログラムのステツプからｎ番目のステツプで該ペ
ージフオールトに対する例外処理マイクロプログラムに
分岐する手段と、該例外処理におけるマイクロプログラ
ムアドレスの退避または回復時に該アドレスをｎ減算す
る手段とを有し、上記アクセス起動を行つたマイクロプ
ログラムのステツプから実行再開を行うことを特徴とす
るデータ処理装置におけるページフオールト実行再開方
式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60224765A JPH0727462B2 (ja) | 1985-10-11 | 1985-10-11 | データ処理装置におけるページフォールト実行再開方法 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60224765A JPH0727462B2 (ja) | 1985-10-11 | 1985-10-11 | データ処理装置におけるページフォールト実行再開方法 |
Publications (2)
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| JPH0727462B2 JPH0727462B2 (ja) | 1995-03-29 |
Family
ID=16818875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60224765A Expired - Lifetime JPH0727462B2 (ja) | 1985-10-11 | 1985-10-11 | データ処理装置におけるページフォールト実行再開方法 |
Country Status (2)
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|---|---|
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| JP (1) | JPH0727462B2 (ja) |
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1985
- 1985-10-11 JP JP60224765A patent/JPH0727462B2/ja not_active Expired - Lifetime
-
1986
- 1986-10-14 US US06/917,974 patent/US4841439A/en not_active Expired - Fee Related
Patent Citations (1)
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0727462B2 (ja) | 1995-03-29 |
| US4841439A (en) | 1989-06-20 |
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