JPS6286755A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS6286755A JPS6286755A JP60227204A JP22720485A JPS6286755A JP S6286755 A JPS6286755 A JP S6286755A JP 60227204 A JP60227204 A JP 60227204A JP 22720485 A JP22720485 A JP 22720485A JP S6286755 A JPS6286755 A JP S6286755A
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- JP
- Japan
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- layer
- impurity concentration
- type
- epitaxial
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
Landscapes
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電荷の有無を記憶情報とする半導体メモリ
に関するものである。
に関するものである。
第２図は例えば特開昭５７−２１０６８５号公報に示さ
れた従来の半導体メモリを示す断面図である。図におい
て（１）はＰ−型の導電性をもつ半導体基板、（２）お
よび（３）は第１Ｎおよび第２層のゲートＴｉ極、（４
）はゲート絶Ｒｖｃ、（５）はＨ間絶縁膜、（６（ば電
荷蓄積領域としてのＮ＋領領域（７）はビット線として
のＮ“領域、（８）は素子間分離のための分離絶縁膜、
（９）（よ同様に素子間分離のためのＰ“領域であり、
第１層のゲート電極（２）は電源に接続され、第２層の
ゲート電極（３）はワード線に接続されていて、各Ｎ＋
領領域６１ 、（７）と基板（１）との間には、それぞ
れに空乏Ｎ ＱＱ 、θｌ）が形成される。
れた従来の半導体メモリを示す断面図である。図におい
て（１）はＰ−型の導電性をもつ半導体基板、（２）お
よび（３）は第１Ｎおよび第２層のゲートＴｉ極、（４
）はゲート絶Ｒｖｃ、（５）はＨ間絶縁膜、（６（ば電
荷蓄積領域としてのＮ＋領領域（７）はビット線として
のＮ“領域、（８）は素子間分離のための分離絶縁膜、
（９）（よ同様に素子間分離のためのＰ“領域であり、
第１層のゲート電極（２）は電源に接続され、第２層の
ゲート電極（３）はワード線に接続されていて、各Ｎ＋
領領域６１ 、（７）と基板（１）との間には、それぞ
れに空乏Ｎ ＱＱ 、θｌ）が形成される。
さらに、前記電荷蓄積領域としてのＮ＋領領域６）。
およびビット線としてのＮ“領域（７）を共通に取り囲
むようにして、基板（１）よりも高濃度のＰ＋領域θ３
）を注入、拡散形成したものである。前記Ｐ−型の半導
体基板（１）にＰ１不純物を選択的に注入拡散して、反
転、寄生防止のためのＰ１領域（９）を、また同時に素
子間分離絶縁膜（８）をそれぞれ形成したのち、動作領
域としてのＰ“領域（１３）を絶縁膜（８）をマスクと
したＰ＋不純物の注入、拡散により形成させ、その後は
通常の形成手順でＮ１領域（６）、ゲート電極（２）、
Ｎ＋領領域７）、ゲート電極（３）などを形成させるが
、これによって両Ｎ＋領域（６）、（７）はＰ＋領域（
１３）によって取り囲まれることになる。
むようにして、基板（１）よりも高濃度のＰ＋領域θ３
）を注入、拡散形成したものである。前記Ｐ−型の半導
体基板（１）にＰ１不純物を選択的に注入拡散して、反
転、寄生防止のためのＰ１領域（９）を、また同時に素
子間分離絶縁膜（８）をそれぞれ形成したのち、動作領
域としてのＰ“領域（１３）を絶縁膜（８）をマスクと
したＰ＋不純物の注入、拡散により形成させ、その後は
通常の形成手順でＮ１領域（６）、ゲート電極（２）、
Ｎ＋領領域７）、ゲート電極（３）などを形成させるが
、これによって両Ｎ＋領域（６）、（７）はＰ＋領域（
１３）によって取り囲まれることになる。
またここでこの従来例でのパストランジスタは、基板よ
りも高濃度のＰ＋領域（＋３）内に形成される。
りも高濃度のＰ＋領域（＋３）内に形成される。
そして通常、パストランジスタのしきい値電圧はメモリ
の安定動作を考慮して、周辺トランジスタのしき値電圧
よりも高く設定しているが、領域（１３）濃度できるし
きい値電圧で高すぎるときには、Ｎ＋領領域６１ 、（
７）の形成後に、Ｎ“のチャンネルドーズによってパス
トランジスタのしきい値電圧を制御することが可能であ
る。
の安定動作を考慮して、周辺トランジスタのしき値電圧
よりも高く設定しているが、領域（１３）濃度できるし
きい値電圧で高すぎるときには、Ｎ＋領領域６１ 、（
７）の形成後に、Ｎ“のチャンネルドーズによってパス
トランジスタのしきい値電圧を制御することが可能であ
る。
なおここでは配線部分および保護膜を省略した。
また説明を簡略化させるために、領域（６）をＮ１拡散
領域としたが、通常の構成の場合には、ゲート絶縁膜（
４）を介して第１層ゲーＩ−電極（２）に正電位を与え
ることにより、半導体表面の領域（６）相当部分にＮ＋
の反転層を誘起させて電荷を蓄積するようにしている。
領域としたが、通常の構成の場合には、ゲート絶縁膜（
４）を介して第１層ゲーＩ−電極（２）に正電位を与え
ることにより、半導体表面の領域（６）相当部分にＮ＋
の反転層を誘起させて電荷を蓄積するようにしている。
しかして前記従来構成にあって、メモリセルの電荷蓄積
領域としてのＮ＋領領域６）に、電子が蓄積されている
状態を０”、蓄積されていない状態を“１″する。そし
てビット線としてのＮ＋領領域７）の電位は、図示省略
したセンスアンプの働きによって、所定の電位に予備充
電されている。
領域としてのＮ＋領領域６）に、電子が蓄積されている
状態を０”、蓄積されていない状態を“１″する。そし
てビット線としてのＮ＋領領域７）の電位は、図示省略
したセンスアンプの働きによって、所定の電位に予備充
電されている。
ここでワード線の電位があがり、このワード線に接続さ
れているトランスフアゲ−１・とじての第２層のゲート
電極（３）の電位がしきい値電圧よりも高くなると、こ
のゲート電極（３）の直下にＮ＋反転層のチャンネルが
形成されて、両Ｎ＋領域（６）、（７）間が導通する。
れているトランスフアゲ−１・とじての第２層のゲート
電極（３）の電位がしきい値電圧よりも高くなると、こ
のゲート電極（３）の直下にＮ＋反転層のチャンネルが
形成されて、両Ｎ＋領域（６）、（７）間が導通する。
そこで、今、メモリセルの記憶情報が０″、すなわちＮ
１領域（６）に電子が蓄積されている状態の場合には、
このＮ４領域（６）とビット線としてのＮ＋領領域７）
とが導通することによって、それまで予備充電電位に保
持されていたこのＮ４領域（７）の電位が下がり、また
反対にメモリセルの記憶情報が′１ｎ、すなわちＮ＋領
領域６）に電子が蓄積されていない状態の場合には、と
の導通によって中間電位にあったＮ＋領領域７）の電位
が上がることになる。そしてこのビット線の電位の変化
を図示しないセンスアンプにより感知、増巾して取り出
すと共に、同じ記憶情報をリフレッシュして同一サイク
ル内に再度メモリセルに書き込むようにしているのであ
る。
１領域（６）に電子が蓄積されている状態の場合には、
このＮ４領域（６）とビット線としてのＮ＋領領域７）
とが導通することによって、それまで予備充電電位に保
持されていたこのＮ４領域（７）の電位が下がり、また
反対にメモリセルの記憶情報が′１ｎ、すなわちＮ＋領
領域６）に電子が蓄積されていない状態の場合には、と
の導通によって中間電位にあったＮ＋領領域７）の電位
が上がることになる。そしてこのビット線の電位の変化
を図示しないセンスアンプにより感知、増巾して取り出
すと共に、同じ記憶情報をリフレッシュして同一サイク
ル内に再度メモリセルに書き込むようにしているのであ
る。
一方、α線などの放射線がメモリチップ内に入射して生
成される電子・正孔対の内、電子がこれらの電荷蓄積領
域やビット線に収集されて、本来の記憶情報を反転させ
る誤動作（息下ソフトエラーと呼ぶ）が１６ ｋＤＲＡ
Ｍ以来顕著になってきた。ソフトエラーはチップ内にα
線などの放射線が入射したときに生成される電子・正孔
対の内、電子が電荷蓄積領域やビット線としてのＮ４領
域（６）、（７１に収集されて引き起こされる。すなわ
ち、チップ内に入射したα線はエネルギを失って停止す
るまでに−１その飛程に沿って多数の電子・正孔対を生
成し、空乏層α０１．（ｌｌ）内で生成された電子・正
孔対は、空乏層内部の電場により直ちに分離され、電子
はＮ＋領領域６１．［７］に収集され、正孔は基板（１
）を通って流れ落ちる。またＮ＋領領域６１．（７１の
内部で生成された電子・正孔対は再結合するために電子
の増減には全く寄与せず、基板（１）の内部で生成され
た電子・正孔対は、拡散によって空乏層αωＰ （１１
）に達した電子のみがＮ＋領領域６１．（７）に収集さ
れてソフトエラーを引き起し、他のものは基板（１）内
で再結合されることになる。
成される電子・正孔対の内、電子がこれらの電荷蓄積領
域やビット線に収集されて、本来の記憶情報を反転させ
る誤動作（息下ソフトエラーと呼ぶ）が１６ ｋＤＲＡ
Ｍ以来顕著になってきた。ソフトエラーはチップ内にα
線などの放射線が入射したときに生成される電子・正孔
対の内、電子が電荷蓄積領域やビット線としてのＮ４領
域（６）、（７１に収集されて引き起こされる。すなわ
ち、チップ内に入射したα線はエネルギを失って停止す
るまでに−１その飛程に沿って多数の電子・正孔対を生
成し、空乏層α０１．（ｌｌ）内で生成された電子・正
孔対は、空乏層内部の電場により直ちに分離され、電子
はＮ＋領領域６１．［７］に収集され、正孔は基板（１
）を通って流れ落ちる。またＮ＋領領域６１．（７１の
内部で生成された電子・正孔対は再結合するために電子
の増減には全く寄与せず、基板（１）の内部で生成され
た電子・正孔対は、拡散によって空乏層αωＰ （１１
）に達した電子のみがＮ＋領領域６１．（７）に収集さ
れてソフトエラーを引き起し、他のものは基板（１）内
で再結合されることになる。
従ってこの例においては、Ｎ＋領領域８］、（７１のそ
れぞれをＰ−型基板（１）よりも高濃度のＰ“領域（＋
３）で取り囲むことによって、第１に各Ｎ＋領領域６１
．（７１とＰ＋領域θ３）の界面に形成される空乏Ｂ
ＱＯ）、 （ｕ）の幅が小さくなって各Ｎ＋領領域６１
．（７）の容量が大きくなり、第２に各Ｎ＋領領域６１
． （７１がＰ＋領域（１３）内に形成されるために、
Ｐ−型基板（１）から拡散してきた電子はＰ＋領域θ３
）内で再結合されて各領域（６）。
れぞれをＰ−型基板（１）よりも高濃度のＰ“領域（＋
３）で取り囲むことによって、第１に各Ｎ＋領領域６１
．（７１とＰ＋領域θ３）の界面に形成される空乏Ｂ
ＱＯ）、 （ｕ）の幅が小さくなって各Ｎ＋領領域６１
．（７）の容量が大きくなり、第２に各Ｎ＋領領域６１
． （７１がＰ＋領域（１３）内に形成されるために、
Ｐ−型基板（１）から拡散してきた電子はＰ＋領域θ３
）内で再結合されて各領域（６）。
（７）に達せず、第３にＰ−型基板（１）とＰ４領域０
３）の界面に電子に対するポテンシャルバリアが形成さ
れるために、Ｐ−基板（１）から拡散されてくる電子の
うちのエネルギの小さなものの通過を許さない。
３）の界面に電子に対するポテンシャルバリアが形成さ
れるために、Ｐ−基板（１）から拡散されてくる電子の
うちのエネルギの小さなものの通過を許さない。
そして第１の点により各領域（６１，（７１に蓄積され
る′０”、′°１″に対応する電子数の差が大きくなり
、α線などの入射によって生成される電子に対して余裕
をもたせることができ、また第２および第３の点により
各Ｎ＋領領域８）、 （７）に拡散してくる電子を防ぐ
ことができて、ソフトエラーの発生を除去し得るのであ
る。
る′０”、′°１″に対応する電子数の差が大きくなり
、α線などの入射によって生成される電子に対して余裕
をもたせることができ、また第２および第３の点により
各Ｎ＋領領域８）、 （７）に拡散してくる電子を防ぐ
ことができて、ソフトエラーの発生を除去し得るのであ
る。
従来の半導体メモリは以上のように構成されているのて
、基板（１１より高濃度のＰ４領域（１３）を形成する
のに、製造プロセスに長時間を要し、また濃度の制押が
難しく、パストランジスタのしきい値電圧や接合耐圧が
変動しやすいなどのｆｉ１題点があった。
、基板（１１より高濃度のＰ４領域（１３）を形成する
のに、製造プロセスに長時間を要し、また濃度の制押が
難しく、パストランジスタのしきい値電圧や接合耐圧が
変動しやすいなどのｆｉ１題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、製造プロセスに要する時間を短縮できるとと
もに、半導体基板と同一導電型でそれより高濃度の層の
濃度制御が容易であり、パストランジスタのしきい値電
圧や接合耐圧を容易に制御しうる半導体メモリを得るこ
とを目的とする。
たもので、製造プロセスに要する時間を短縮できるとと
もに、半導体基板と同一導電型でそれより高濃度の層の
濃度制御が容易であり、パストランジスタのしきい値電
圧や接合耐圧を容易に制御しうる半導体メモリを得るこ
とを目的とする。
乙の発明に係る半導体メモリは、第１の導電型の半導体
基板上にこの基板より高濃度の第１の導電型のエピタキ
シャル層を成長させたウェハを採用し、このウェハの表
面にトランジスタのＭＩＳ容量によるメモリセルを形成
したものである。
基板上にこの基板より高濃度の第１の導電型のエピタキ
シャル層を成長させたウェハを採用し、このウェハの表
面にトランジスタのＭＩＳ容量によるメモリセルを形成
したものである。
この発明におけるエピタキシャル層は、ビット線および
メモリセルを形成する不純物層との間の空乏層中を小さ
くし、Ｐ−基板内からの電子注入に対するポテンシャル
バリアを形成すると共に、注入された電子に対する豊富
な再結合中心を提供する。また、エピタキシャル層は製
造プロセスを簡単にし、それ自体の濃度制御が容易であ
り、パストランジスタのしき値電圧や接合耐圧の制御を
容易にする。
メモリセルを形成する不純物層との間の空乏層中を小さ
くし、Ｐ−基板内からの電子注入に対するポテンシャル
バリアを形成すると共に、注入された電子に対する豊富
な再結合中心を提供する。また、エピタキシャル層は製
造プロセスを簡単にし、それ自体の濃度制御が容易であ
り、パストランジスタのしき値電圧や接合耐圧の制御を
容易にする。
以下、この発明の一実施例を図について説明する。第１
図において、第２図の従来例と同一の番号は同一または
相当する部分を示す。θ→ばＰ−基板（１）上にエビタ
キンヤル成長させたＰ＋層である。
図において、第２図の従来例と同一の番号は同一または
相当する部分を示す。θ→ばＰ−基板（１）上にエビタ
キンヤル成長させたＰ＋層である。
このエピタキシャル・ウェハをスターティングマテリア
ルとして、従来例と同様の製造プロセスで製造される。
ルとして、従来例と同様の製造プロセスで製造される。
エピタキシャルＰ＋層（１４）の濃度は任意に制御が容
易なので、メモリセルやビット線を形成するＮ ” ！
（６１，（７１トノ間〕空乏ＮＪ （１０） 、 （１
１） ノＷ ｈ ＋ 広範囲に制御でき、この層内にα
線により誘起される電子・正孔対を実用上問題ないソフ
トエラーのレベルまで少なくすることが可能である。ま
たＰ一層（１）との間のポテンシャル・バリアの形成や
、ライツクイムキラーとしてのエピタキシャルＰ＋層（
１４）の作用も従来例と同様である。
易なので、メモリセルやビット線を形成するＮ ” ！
（６１，（７１トノ間〕空乏ＮＪ （１０） 、 （１
１） ノＷ ｈ ＋ 広範囲に制御でき、この層内にα
線により誘起される電子・正孔対を実用上問題ないソフ
トエラーのレベルまで少なくすることが可能である。ま
たＰ一層（１）との間のポテンシャル・バリアの形成や
、ライツクイムキラーとしてのエピタキシャルＰ＋層（
１４）の作用も従来例と同様である。
スターティング・マテリアルとしてＰ＋エピタキシャル
・ウェハを採用したため、第２図の２１層（１３）を形
成するに要した不純物の注入／拡散工程が不要となると
同時にｔＳ濃度のＰ”層の形成が容易となり、α線によ
るソフトエラーの抑制が容易になると共に、素子間分離
絶縁膜（８）下の反転・寄生防止のためのＰ＋領域（９
）に対する濃度の要請も緩和される。
・ウェハを採用したため、第２図の２１層（１３）を形
成するに要した不純物の注入／拡散工程が不要となると
同時にｔＳ濃度のＰ”層の形成が容易となり、α線によ
るソフトエラーの抑制が容易になると共に、素子間分離
絶縁膜（８）下の反転・寄生防止のためのＰ＋領域（９
）に対する濃度の要請も緩和される。
実験によると、Ｐ−店（１）の不純物濃度的１０”Ｃｒ
ｎ−”エピタキシャルＰ＋層θ４）の不純物濃度的１０
′６〜１０ ” ” ｃｍ −’、Ｎ＋層（６）、（７
）の濃度的１０”−１０”ｃｍ −’が、ソフトエラー
に対し、十分な改善効果を持つと同時に接合耐圧に対し
、十分な余裕を持つことがわかった。
ｎ−”エピタキシャルＰ＋層θ４）の不純物濃度的１０
′６〜１０ ” ” ｃｍ −’、Ｎ＋層（６）、（７
）の濃度的１０”−１０”ｃｍ −’が、ソフトエラー
に対し、十分な改善効果を持つと同時に接合耐圧に対し
、十分な余裕を持つことがわかった。
ワード線により制御されるパストランジスタのしきい値
電圧をゲート電極（３）下にＮ′！！ｉ！！不純物をカ
ウンタ・ドーズにより最適値に低下することも可能であ
る。
電圧をゲート電極（３）下にＮ′！！ｉ！！不純物をカ
ウンタ・ドーズにより最適値に低下することも可能であ
る。
また、電荷蓄積領域のＮ″″層（６）をゲート電極（２
）下のカウンタドーズにより行うこともできる。
）下のカウンタドーズにより行うこともできる。
また、ウェハ全面にエピタキシャルＰＪＪ（＋＋）を形
成せずメモリセルのアレイ部のみに選択的に成長させて
もよい。
成せずメモリセルのアレイ部のみに選択的に成長させて
もよい。
また前記実施例はダイナミック型に適用した場合である
が、スタティック型についても同様に適用可能なほか、
ＮチャンネルがＰチャンネルの場合にも、適用できるも
のである。
が、スタティック型についても同様に適用可能なほか、
ＮチャンネルがＰチャンネルの場合にも、適用できるも
のである。
以上のように、この発明によれば第１導電型の半導体基
板上にこの基板より高濃度の第１導電型の層をエピタキ
シャル成長させてなるウェハ上にメモリ素子を形成した
ので、製造プロセスが簡略化でき、Ｐ１層濃度の広範囲
制御が可能であり、α線によるソフトエラー率改善の著
しい半導体メモリが得られる効果がある。
板上にこの基板より高濃度の第１導電型の層をエピタキ
シャル成長させてなるウェハ上にメモリ素子を形成した
ので、製造プロセスが簡略化でき、Ｐ１層濃度の広範囲
制御が可能であり、α線によるソフトエラー率改善の著
しい半導体メモリが得られる効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例による半導体メモリを示す
断面図、第２図は従来の半導体メモリを示す断面図であ
る。 （１）・半導体基板、θ→・エピタキシャル層、（６）
・・電荷蓄積領域、（７）・・ビット線、（２１，（３
１・・・第１Ｍ、第２層のゲート電極。 なお、図中同一符号は同−又は相当部分を示す。 第１図 ｔ 二：！ｒ４ａｓ、ｍ ２：第１層のゲ°−ト電極 Ｊ：す２層のゲーｂ？−成 ６ ゾ電コη■孝ｉ並〉八°としてｆ）＃” ｐりｉ叉
７、ビット線Ｙ：してのＮ＋々貢域 １４：ＩごハシＸル層
断面図、第２図は従来の半導体メモリを示す断面図であ
る。 （１）・半導体基板、θ→・エピタキシャル層、（６）
・・電荷蓄積領域、（７）・・ビット線、（２１，（３
１・・・第１Ｍ、第２層のゲート電極。 なお、図中同一符号は同−又は相当部分を示す。 第１図 ｔ 二：！ｒ４ａｓ、ｍ ２：第１層のゲ°−ト電極 Ｊ：す２層のゲーｂ？−成 ６ ゾ電コη■孝ｉ並〉八°としてｆ）＃” ｐりｉ叉
７、ビット線Ｙ：してのＮ＋々貢域 １４：ＩごハシＸル層
Claims (3)
- （１）第１の導電型の半導体基板上に、前記基板よりも
高濃度の第１の導電型の層をエピタキシャル成長させ、
その上に電荷蓄積領域およびビット線としてのそれぞれ
第２の導電型の各領域と、第１および第２のゲート電極
を形成したことを特徴とする半導体メモリ。 - （２）エピタキシャル層の不純物濃度が１０＾１＾５〜
１０＾１＾８ｃｍ＾−＾３、第２の導電型の領域の不純
物濃度が１０＾１＾８〜１０＾２＾０であることを特徴
とする特許請求の範囲第１項記載の半導体メモリ。 - （３）前記第１および第２の一方もしくは両方のゲート
下にカウンタドーズを行い、しきい値電圧を小さくした
ことを特徴とする特許請求の範囲第１項または第２項記
載の半導体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60227204A JPS6286755A (ja) | 1985-10-11 | 1985-10-11 | 半導体メモリ |
| KR1019860003763A KR870004512A (ko) | 1985-10-11 | 1986-05-14 | 반도체 메모리 |
| EP86307814A EP0222506A1 (en) | 1985-10-11 | 1986-10-09 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60227204A JPS6286755A (ja) | 1985-10-11 | 1985-10-11 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6286755A true JPS6286755A (ja) | 1987-04-21 |
Family
ID=16857125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60227204A Pending JPS6286755A (ja) | 1985-10-11 | 1985-10-11 | 半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0222506A1 (ja) |
| JP (1) | JPS6286755A (ja) |
| KR (1) | KR870004512A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62141756A (ja) * | 1985-12-16 | 1987-06-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57192070A (en) * | 1981-05-22 | 1982-11-26 | Hitachi Ltd | Semiconductor memory unit |
| JPS57210665A (en) * | 1981-06-19 | 1982-12-24 | Mitsubishi Electric Corp | Semiconductor memory device |
| FR2521335B1 (fr) * | 1982-02-09 | 1989-03-24 | Western Electric Co | Memoire a semiconducteur a deux niveaux de conducteurs |
| JPS5984461A (ja) * | 1982-11-05 | 1984-05-16 | Hitachi Ltd | 半導体装置 |
-
1985
- 1985-10-11 JP JP60227204A patent/JPS6286755A/ja active Pending
-
1986
- 1986-05-14 KR KR1019860003763A patent/KR870004512A/ko not_active Ceased
- 1986-10-09 EP EP86307814A patent/EP0222506A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0222506A1 (en) | 1987-05-20 |
| KR870004512A (ko) | 1987-05-11 |
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