JPH0440865B2 - - Google Patents
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- JPH0440865B2 JPH0440865B2 JP60288207A JP28820785A JPH0440865B2 JP H0440865 B2 JPH0440865 B2 JP H0440865B2 JP 60288207 A JP60288207 A JP 60288207A JP 28820785 A JP28820785 A JP 28820785A JP H0440865 B2 JPH0440865 B2 JP H0440865B2
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- semiconductor
- semiconductor region
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/351—Substrate regions of field-effect devices
- H10D62/357—Substrate regions of field-effect devices of FETs
- H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
- H10D62/371—Inactive supplementary semiconductor regions, e.g. for preventing punch-through, improving capacity effect or leakage current
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/953—Making radiation resistant device
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明半導体記憶装置の製造方法に関し、特
にα線などの放射線によるソフトエラーを除去で
きる半導体記憶装置の製造方法に関するものであ
る。
にα線などの放射線によるソフトエラーを除去で
きる半導体記憶装置の製造方法に関するものであ
る。
［従来の技術］
従来、この種の半導体記憶装置として第３図に
示すものがあつた。第３図は、従来の256Kダイ
ナミツクRAMのメモリセル周辺部の構造を示す
断面図である。初めにこのメモリセル周辺部の構
成について説明する。図において、p-形半導体
基板１上に反転、寄生防止のためのp+形領域１
０が形成されており、さらにp+形領域１０上に
素子間を分離するための分離絶縁膜９が形成され
ている。またp-形半導体基板１上にこの基板の
不純物濃度より不純物濃度が１桁高いp+形領域
１１が形成されており、p+形領域１１上に情報
を記憶するための電荷蓄積領域となるn+形領域
６が形成されている。さらにn+形領域６上およ
び分離絶縁膜９上に第１ゲート絶縁膜４が形成さ
れており、この第１ゲート絶縁膜上に電源に接続
された第１ゲート電極２が形成されている。n+
形領域６と第１ゲート絶縁膜４と第１ゲート電極
２とはメモリセルを構成する。また、p-形半導
体基板１上に、n+形領域６と連なるように一方
のソース／ドレイン領域となるn+形領域８０ａ
が形成されており、さらにこのn+形領域８０ａ
と間隔を隔てて他方のソース／ドレイン領域とな
るn+形領域８１ａが形成されている。n+形領域
８１ａはビツト線（図示せず）に接続されてお
り、その中央部に凸部７を有している。この凸部
はビツト線とn+形領域８１ａとのコンタクト時
にビツト線がn+形領域８１ａの底面を突破つて
p-形半導体基板１に達するのを防止するための
ものである。また、n+形領域８０ａと８１ａ間
のp-形半導体基板１上、n+形領域８０ａおよび
n+形領域８１ａ上に第２ゲート絶縁膜５ａが形
成されており、この第２ゲート絶縁膜上にワード
線に接続された第２ゲート電極３ａが形成されて
いる。p-形半導体基板１と、n+形領域８０ａと、
n+形領域８１ａと、第２ゲート絶縁膜５ａと、
第２ゲート電極３ａとはトランスフアゲートトラ
ンジスタを構成する。
示すものがあつた。第３図は、従来の256Kダイ
ナミツクRAMのメモリセル周辺部の構造を示す
断面図である。初めにこのメモリセル周辺部の構
成について説明する。図において、p-形半導体
基板１上に反転、寄生防止のためのp+形領域１
０が形成されており、さらにp+形領域１０上に
素子間を分離するための分離絶縁膜９が形成され
ている。またp-形半導体基板１上にこの基板の
不純物濃度より不純物濃度が１桁高いp+形領域
１１が形成されており、p+形領域１１上に情報
を記憶するための電荷蓄積領域となるn+形領域
６が形成されている。さらにn+形領域６上およ
び分離絶縁膜９上に第１ゲート絶縁膜４が形成さ
れており、この第１ゲート絶縁膜上に電源に接続
された第１ゲート電極２が形成されている。n+
形領域６と第１ゲート絶縁膜４と第１ゲート電極
２とはメモリセルを構成する。また、p-形半導
体基板１上に、n+形領域６と連なるように一方
のソース／ドレイン領域となるn+形領域８０ａ
が形成されており、さらにこのn+形領域８０ａ
と間隔を隔てて他方のソース／ドレイン領域とな
るn+形領域８１ａが形成されている。n+形領域
８１ａはビツト線（図示せず）に接続されてお
り、その中央部に凸部７を有している。この凸部
はビツト線とn+形領域８１ａとのコンタクト時
にビツト線がn+形領域８１ａの底面を突破つて
p-形半導体基板１に達するのを防止するための
ものである。また、n+形領域８０ａと８１ａ間
のp-形半導体基板１上、n+形領域８０ａおよび
n+形領域８１ａ上に第２ゲート絶縁膜５ａが形
成されており、この第２ゲート絶縁膜上にワード
線に接続された第２ゲート電極３ａが形成されて
いる。p-形半導体基板１と、n+形領域８０ａと、
n+形領域８１ａと、第２ゲート絶縁膜５ａと、
第２ゲート電極３ａとはトランスフアゲートトラ
ンジスタを構成する。
なお、ここでは説明の便宜上、n+形領域８０
ａ上、第２ゲート電極３ａ上およびn+形領域８
１ａ上などに形成される層間絶縁膜、この層間絶
縁膜上に形成されるビツト線などの配線部分、こ
れら層間絶縁膜上および配線部分上に形成される
保護膜を省略している。また、不純物拡散領域で
あるn+形領域６を形成する代わりに、第１ゲー
ト電極２に正電位を与えることにより、第１ゲー
ト絶縁膜４を介してp-形半導体基板１上のn+形
領域６相当部分にn+形の反転層を誘起させ、こ
の反転層に電荷を蓄積するようにしてもよい。
ａ上、第２ゲート電極３ａ上およびn+形領域８
１ａ上などに形成される層間絶縁膜、この層間絶
縁膜上に形成されるビツト線などの配線部分、こ
れら層間絶縁膜上および配線部分上に形成される
保護膜を省略している。また、不純物拡散領域で
あるn+形領域６を形成する代わりに、第１ゲー
ト電極２に正電位を与えることにより、第１ゲー
ト絶縁膜４を介してp-形半導体基板１上のn+形
領域６相当部分にn+形の反転層を誘起させ、こ
の反転層に電荷を蓄積するようにしてもよい。
次にこのメモリセル周辺部の動作について説明
する。メモリセルの電荷蓄積領域であるn+形領
域６に、電子が蓄積されている状態を“０”、電
子が蓄積されていない状態を“１”とする。そし
て、ビツト線に接続されているn+形領域８１ａ
の電位は、センスアンプ（図示せず）の働きによ
つて予め或る中間電位に保持されている。ここ
で、ワード線の電位が立ち上がり、このワード線
に接続されているトランスフアゲートトランジス
タの第２ゲート電極３ａの電位がしきい値電圧よ
りも高くなると、この第２ゲート電極の真下に
n+形反転層のチヤンネルが形成されてn+形領域
６，８０ａとn+形領域８１ａが導通する。そこ
で、今メモリセルの記憶情報が“０”、すなわち
n+形領域６に電子が蓄積されている状態の場合
には、n+形領域６，８０ａとビツト線に接続さ
れているn+形領域８１ａとが導通することによ
つて、それまで中間電位に保持されていたn+形
領域８１ａの電位が下がり、また反対に、メモリ
セルの記憶情報が“１”、すなわちn+形領域６に
電子が蓄積されていない状態の場合には、この導
通によつて中間電位になつたn+形領域８１ａの
電位が上がることになる。そして、このビツト線
の電位の変化をセンスアンプにより感知、増幅し
て取出すとともに、同じ記憶情報をリフレツシユ
して同一サイクル中に再度メモリセルに書込むよ
うにしている。
する。メモリセルの電荷蓄積領域であるn+形領
域６に、電子が蓄積されている状態を“０”、電
子が蓄積されていない状態を“１”とする。そし
て、ビツト線に接続されているn+形領域８１ａ
の電位は、センスアンプ（図示せず）の働きによ
つて予め或る中間電位に保持されている。ここ
で、ワード線の電位が立ち上がり、このワード線
に接続されているトランスフアゲートトランジス
タの第２ゲート電極３ａの電位がしきい値電圧よ
りも高くなると、この第２ゲート電極の真下に
n+形反転層のチヤンネルが形成されてn+形領域
６，８０ａとn+形領域８１ａが導通する。そこ
で、今メモリセルの記憶情報が“０”、すなわち
n+形領域６に電子が蓄積されている状態の場合
には、n+形領域６，８０ａとビツト線に接続さ
れているn+形領域８１ａとが導通することによ
つて、それまで中間電位に保持されていたn+形
領域８１ａの電位が下がり、また反対に、メモリ
セルの記憶情報が“１”、すなわちn+形領域６に
電子が蓄積されていない状態の場合には、この導
通によつて中間電位になつたn+形領域８１ａの
電位が上がることになる。そして、このビツト線
の電位の変化をセンスアンプにより感知、増幅し
て取出すとともに、同じ記憶情報をリフレツシユ
して同一サイクル中に再度メモリセルに書込むよ
うにしている。
［発明が解決しようとする問題点］
従来の半導体記憶装置では、ソース／ドレイン
領域および電荷蓄積領域がn+形領域またはn+形
反転層で形成されているため、メモリ動作時にα
線などの放射線がメモリチツプ内に入射して生成
される電子・正孔対のうち、電子がn+形領域６，
８０ａやn+形領域８１ａに収集されて、本来の
記憶情報を反転させることで誤動作（以下、ソフ
トエラーと呼ぶ）を発生するという問題点があつ
た。この問題点に対して、電荷蓄積領域である
n+形領域６に接するようにp+形領域１１を形成
してメモリセル容量を増加させ、α線などの放射
線で生成される電子がn+形領域６に収集されて
も誤動作しないように、臨界電荷量を大きくして
ソフトエラーを防止する手段があるが、n+形領
域８０ａやビツト線に接続されるn+形領域８１
ａは電子の収集に対して保護されておらず、依然
としてメモリ動作のサイクル時間に依存したビツ
ト線モードのソフトエラーが生じてしまうという
問題点があつた。
領域および電荷蓄積領域がn+形領域またはn+形
反転層で形成されているため、メモリ動作時にα
線などの放射線がメモリチツプ内に入射して生成
される電子・正孔対のうち、電子がn+形領域６，
８０ａやn+形領域８１ａに収集されて、本来の
記憶情報を反転させることで誤動作（以下、ソフ
トエラーと呼ぶ）を発生するという問題点があつ
た。この問題点に対して、電荷蓄積領域である
n+形領域６に接するようにp+形領域１１を形成
してメモリセル容量を増加させ、α線などの放射
線で生成される電子がn+形領域６に収集されて
も誤動作しないように、臨界電荷量を大きくして
ソフトエラーを防止する手段があるが、n+形領
域８０ａやビツト線に接続されるn+形領域８１
ａは電子の収集に対して保護されておらず、依然
としてメモリ動作のサイクル時間に依存したビツ
ト線モードのソフトエラーが生じてしまうという
問題点があつた。
この発明は上記のような問題点を解消するため
になされたもので、微細化構造にあつてもトラン
ジスタ特性を損なわずに、単純な構造でα線など
の放射線によるソフトエラーを除去できる半導体
記憶装置の製造方法を得ることを目的とする。
になされたもので、微細化構造にあつてもトラン
ジスタ特性を損なわずに、単純な構造でα線など
の放射線によるソフトエラーを除去できる半導体
記憶装置の製造方法を得ることを目的とする。
［問題点を解決するための手段］
この発明に係る半導体記憶装置の製造方法は、
第１導電形の半導体基板上のトランスフアゲート
トランジスタを形成すべき領域に絶縁膜を形成
し、絶縁上にポリシリコン膜を形し、ポリシリコ
ン膜上の所定部にレジスト膜パターンを形成し、
レジスト膜パターンをマスクとしてポリシリコン
膜および絶縁膜を選択エツチングして、半導体基
板上にゲート絶縁膜、およびこのゲート絶縁膜上
にゲート電極を形成し、レジスト膜パターンをマ
スクとして半導体基板の露出した表面から第１導
電形の不純物をイオン注入して、ゲート電極の一
方の側部および他方の側部の半導基板上にこの基
板の不純物濃度より不純物濃度が高い第１導電形
第１半導体領域および第１導電形第２半導体領域
を形成し、ゲート電極およびゲート絶縁膜の側壁
をエツチングして、これらゲート電極およびゲー
ト絶縁膜の新たに形成された側壁がレジスト膜パ
ターンの側壁の内側になるようにし、レジスト膜
を除去した後、ゲート電極をマスクとして第１導
電形第１半導体領域の表面、第１導電形第２半導
体領域の表面および半導体基板の露出した表面か
ら第２導電形の不純物をイオン注入して、側壁が
エツチングされたゲート電極の一方の側部の第１
導電形第１半導体領域上および半導体基板上に、
電荷蓄積領域と連なるようにかつ第１導電形第１
半導体領域の深さより浅くなるように、一方のソ
ース／ドレイン領域となる第２導電形第１半導体
領域を形成し、側壁がエツチングされたゲート電
極の他方の側部の第１導電形第２半導体領域上お
よび半導体基板上に、第１導電形第２半導体領域
の深さより浅くなるように、ビツト線に接続され
た他方のソース／ドレイン領域となる第２導電形
第２半導体領域を形成し、第２導電形第１半導体
領域、第２導電形第２半導体領域、第１導電形第
１半導体領域および第１導電形第２半導体領域を
熱処理してこれらの領域を活性化しかつ拡散する
方法である。
第１導電形の半導体基板上のトランスフアゲート
トランジスタを形成すべき領域に絶縁膜を形成
し、絶縁上にポリシリコン膜を形し、ポリシリコ
ン膜上の所定部にレジスト膜パターンを形成し、
レジスト膜パターンをマスクとしてポリシリコン
膜および絶縁膜を選択エツチングして、半導体基
板上にゲート絶縁膜、およびこのゲート絶縁膜上
にゲート電極を形成し、レジスト膜パターンをマ
スクとして半導体基板の露出した表面から第１導
電形の不純物をイオン注入して、ゲート電極の一
方の側部および他方の側部の半導基板上にこの基
板の不純物濃度より不純物濃度が高い第１導電形
第１半導体領域および第１導電形第２半導体領域
を形成し、ゲート電極およびゲート絶縁膜の側壁
をエツチングして、これらゲート電極およびゲー
ト絶縁膜の新たに形成された側壁がレジスト膜パ
ターンの側壁の内側になるようにし、レジスト膜
を除去した後、ゲート電極をマスクとして第１導
電形第１半導体領域の表面、第１導電形第２半導
体領域の表面および半導体基板の露出した表面か
ら第２導電形の不純物をイオン注入して、側壁が
エツチングされたゲート電極の一方の側部の第１
導電形第１半導体領域上および半導体基板上に、
電荷蓄積領域と連なるようにかつ第１導電形第１
半導体領域の深さより浅くなるように、一方のソ
ース／ドレイン領域となる第２導電形第１半導体
領域を形成し、側壁がエツチングされたゲート電
極の他方の側部の第１導電形第２半導体領域上お
よび半導体基板上に、第１導電形第２半導体領域
の深さより浅くなるように、ビツト線に接続され
た他方のソース／ドレイン領域となる第２導電形
第２半導体領域を形成し、第２導電形第１半導体
領域、第２導電形第２半導体領域、第１導電形第
１半導体領域および第１導電形第２半導体領域を
熱処理してこれらの領域を活性化しかつ拡散する
方法である。
［作用］
この発明において、第１導電形の不純物をレジ
スト膜パターンをマスクとして第１導電形の半導
体基板にイオン注入することによつて、この基板
の不純物濃度より不純物濃度が高い第１導電形第
１半導体領域および第１導電形第２半導体領域を
形成し、この後、第２導電形の不純物をレジスト
膜パターンの幅よりも狭い幅のゲート電極をマス
クとして第１導電形第１半導体領域、第１導電形
第２半導体領域および半導体基板にイオン注入す
ることによつて、一方のソース／ドレイン領域と
なる第２導電形第１半導体領域、およびビツト線
に接続され他方のソース／ドレイン領域となる第
２導電形第２半導体領域をそれぞれ第１導電形第
１半導体領域および第１導電形第２半導体領域よ
り浅く形成するので、第１導電形第１半導体領域
および第１導電形第２半導体領域がそれぞれ第２
導電形第１半導体領域および第２導電形第２半導
体領域に接するように形成され、さらに第１導電
形第１半導体領域のゲート電極側の側壁が第２導
電形第１半導体領域の内部に、第１導電形第２半
導体領域のゲート電極側の側壁が第２導電形第２
半導体領域の内部に位置するようになる。このた
め、第２導電形第１半導体領域と第１導電形第１
半導体領域間および第２導電形第２半導体領域と
第１導電形第２半導体領域間のそれぞれに形成さ
れる空乏層が狭くなつて第２導電形第１半導体領
域および第２導電形第２半導体領域の容量が大き
くなり、第２導電形第１半導体領域および第２導
電形第２半導体領域に蓄積される“０”，“１”に
対応する電子の数の差が大きくなつて、第２導電
形第１半導体領域および第２導電形第２半導体領
域はα線の入射によつて生成される電子に対して
余裕を持つことができる。また、半導体基板から
拡散してきた電子は第１導電形第１半導体領域お
よび第１導電形第２半導体領域で寿命が短くなり
第２導電形第１半導体領域および第２導電形第２
半導体領域に達しにくくなる。また、半導体基板
と第１導電形第１半導体領域および第１導電形第
２半導体領域との界面に電子に対するポテンシヤ
ルバリアが形成されるため、半導体基板から拡散
してきた電子のうちエネルギの小さいものはこの
バリアによつて通過できなくなる。また、トラン
スフアゲートトランジスタは寄生トランジスタを
持つことなく安定に動作することができる。
スト膜パターンをマスクとして第１導電形の半導
体基板にイオン注入することによつて、この基板
の不純物濃度より不純物濃度が高い第１導電形第
１半導体領域および第１導電形第２半導体領域を
形成し、この後、第２導電形の不純物をレジスト
膜パターンの幅よりも狭い幅のゲート電極をマス
クとして第１導電形第１半導体領域、第１導電形
第２半導体領域および半導体基板にイオン注入す
ることによつて、一方のソース／ドレイン領域と
なる第２導電形第１半導体領域、およびビツト線
に接続され他方のソース／ドレイン領域となる第
２導電形第２半導体領域をそれぞれ第１導電形第
１半導体領域および第１導電形第２半導体領域よ
り浅く形成するので、第１導電形第１半導体領域
および第１導電形第２半導体領域がそれぞれ第２
導電形第１半導体領域および第２導電形第２半導
体領域に接するように形成され、さらに第１導電
形第１半導体領域のゲート電極側の側壁が第２導
電形第１半導体領域の内部に、第１導電形第２半
導体領域のゲート電極側の側壁が第２導電形第２
半導体領域の内部に位置するようになる。このた
め、第２導電形第１半導体領域と第１導電形第１
半導体領域間および第２導電形第２半導体領域と
第１導電形第２半導体領域間のそれぞれに形成さ
れる空乏層が狭くなつて第２導電形第１半導体領
域および第２導電形第２半導体領域の容量が大き
くなり、第２導電形第１半導体領域および第２導
電形第２半導体領域に蓄積される“０”，“１”に
対応する電子の数の差が大きくなつて、第２導電
形第１半導体領域および第２導電形第２半導体領
域はα線の入射によつて生成される電子に対して
余裕を持つことができる。また、半導体基板から
拡散してきた電子は第１導電形第１半導体領域お
よび第１導電形第２半導体領域で寿命が短くなり
第２導電形第１半導体領域および第２導電形第２
半導体領域に達しにくくなる。また、半導体基板
と第１導電形第１半導体領域および第１導電形第
２半導体領域との界面に電子に対するポテンシヤ
ルバリアが形成されるため、半導体基板から拡散
してきた電子のうちエネルギの小さいものはこの
バリアによつて通過できなくなる。また、トラン
スフアゲートトランジスタは寄生トランジスタを
持つことなく安定に動作することができる。
［実施例］
以下、この発明の実施例を図について説明す
る。なお、この実施例の説明において、従来の技
術の説明と重複する部分については適宜その説明
を省略する。
る。なお、この実施例の説明において、従来の技
術の説明と重複する部分については適宜その説明
を省略する。
第１図は、この発明の実施例に係る半導体記憶
装置のメモリセル周辺部の構造を示す断面図であ
る。このメモリセル周辺部の構成が第３図のメモ
リセル周辺部の構成と異なる点は以下の点であ
る。すなわち、p-形半導体基板１上に、一方の
ソース／ドレイン領域となるn+形領域８０ａに
接するようにかつp+形領域１１と連なるように、
基板の不純物濃度より不純物濃度が１桁以上高い
p+形領域１２０ａが形成されており、さらにこ
のp+形領域１２０ａの第２ゲート電極３ａ側の
側壁がn+形領域８０ａの内部に位置するように
なつている。また、p-形半導体基板１上に、ビ
ツト線に接続され他方のソース／ドレイン領域と
なるn+形領域８１ａに接するように、基板の不
純物濃度より不純物濃度が１桁以上高いp+形領
域１２１ａが形成されており、さらにこのp+形
領域１２１ａの第２ゲート電極３ａ側の側壁が
n+形領域８１ａの内部に位置するようになつて
いる。ここで、p-形半導体基板１の不純物濃度
は、たとえば１×1014〜１×1016cm-3程度であり、
p+形領域１２０ａ，１２１ａの不純物濃度は、
たとえば１×1015〜１×1017cm-3程度である。
装置のメモリセル周辺部の構造を示す断面図であ
る。このメモリセル周辺部の構成が第３図のメモ
リセル周辺部の構成と異なる点は以下の点であ
る。すなわち、p-形半導体基板１上に、一方の
ソース／ドレイン領域となるn+形領域８０ａに
接するようにかつp+形領域１１と連なるように、
基板の不純物濃度より不純物濃度が１桁以上高い
p+形領域１２０ａが形成されており、さらにこ
のp+形領域１２０ａの第２ゲート電極３ａ側の
側壁がn+形領域８０ａの内部に位置するように
なつている。また、p-形半導体基板１上に、ビ
ツト線に接続され他方のソース／ドレイン領域と
なるn+形領域８１ａに接するように、基板の不
純物濃度より不純物濃度が１桁以上高いp+形領
域１２１ａが形成されており、さらにこのp+形
領域１２１ａの第２ゲート電極３ａ側の側壁が
n+形領域８１ａの内部に位置するようになつて
いる。ここで、p-形半導体基板１の不純物濃度
は、たとえば１×1014〜１×1016cm-3程度であり、
p+形領域１２０ａ，１２１ａの不純物濃度は、
たとえば１×1015〜１×1017cm-3程度である。
次に、第２Ａ図〜第２Ｄ図を用いてこのメモリ
セル周辺部の製造方法について説明する。まず、
p-形半導体基板１上にp+形領域１０を形成し、
p+形領域１０上に分離絶縁膜９を形成する。続
いて、p-形半導体基板１上にp+形領域１１を形
成し、p+形領域１１上にn+形領域６を形成する。
このとき、p-形半導体基板１上に先にn+形領域
６を形成し、この後p+形領域１１を形成するよ
うにしてもよい。続いて、n+形領域６上および
分離絶縁膜９上に第１ゲート絶縁膜４を形成し、
第１ゲート絶縁膜４上に第１ゲート電極２を形成
する。このようにして従来方法により分離領域お
よびメモリセル領域を形成した後、p-形半導体
基板１上のトランスフアゲートトランジスタを形
成すべき領域に絶縁膜（図示せず）を形成し、こ
の絶縁膜上に、たとえばCVD法によつてポリシ
リコン膜（図示せず）を形成し、この後このポリ
シリコン膜上にレジスト膜パターン１３を形成す
る。続いて、レジスト膜パターン１３をマスクと
して上記ポリシリコン膜および上記絶縁膜を選択
エツチングして、第２ゲート電極３、第２ゲート
絶縁膜５ａを形成する。このとき、第２ゲート電
極３、第２ゲート絶縁膜５ａの幅が所定の設定寸
法より1μｍ程度大きくなるようにレジスト膜パ
ターン１３の幅を適切に選んでおくものとする。
次に、レジスト膜パターン１３、第１ゲート電極
２をマスクとしてp-形半導体基板１の露出した
表面からｐ形不純物であるＢをこの基板にイオン
注入して、p+形領域１２０，１２１を形成する
（第２Ａ図）。次に、第２ゲート電極２、第２ゲー
ト絶縁膜５の幅が所定の設定寸法になるまでそれ
らの側壁をオーバエツチングして第２ゲート電極
３ａ、第２ゲート絶縁膜５ａを形成する（第２Ｂ
図）。次に、レジスト膜パターン１３を除去し、
第２ゲート電極３ａ、第１ゲート電極２をマスク
としてp+形領域１２０の表面、p+形領域１２１
の表面およびp-形半導体基板１の露出した表面
からｎ形不純物であるAsをp+形領域１２０，１
２１、p-形半導体基板１にイオン注入して、一
方のソース／ドレイン領域となるn+形領域８０
およびビツト線に接続され他方のソース／ドレイ
ン領域となるn+形領域８１を形成する（第２Ｃ
図）。次に、n+形領域８０，８１およびp+形領域
１２０，１２１を含む領域を900℃〜950℃程度の
温度で熱処理して、n+形領域８０，８１および
p+形領域１２０，１２１を活性化しかつ拡散す
ると、n+形領域８０ａ，８１ａおよびp+形領域
１２０ａ，１２１が形成される。ここで、この最
終熱処理の結果、p+形領域１２０ａ，１２１ａ
の深さがそれぞれn+形領域８０ａ，８１ａの接
合深さより深くなるように、かつp+形領域１２
０ａの第２ゲート電極３ａ側の側壁がn+形領域
８０ａの内部に位置するように、およびp+形１
２１ａの第２ゲート電極３ａ側の側壁がn+形領
域８１ａの内部に位置するように、かつp+形領
域１２０ａ，１２１ａの不純物濃度がp-形半導
体基板１の不純物濃度より１桁以上高くなるよう
に、ｐ形不純物のイオン注入条件を設定しておく
ものとする（第２Ｄ図）。次に、n+形領域８１ａ
の表面からｎ形不純物をn+形領域８１ａ、p+形
領域１２１ａにイオン注入して、n+形領域８１
ａの中央部に凸部７を形成すると、第１図に示さ
れる構造のメモリセル周辺部ができあがる。
セル周辺部の製造方法について説明する。まず、
p-形半導体基板１上にp+形領域１０を形成し、
p+形領域１０上に分離絶縁膜９を形成する。続
いて、p-形半導体基板１上にp+形領域１１を形
成し、p+形領域１１上にn+形領域６を形成する。
このとき、p-形半導体基板１上に先にn+形領域
６を形成し、この後p+形領域１１を形成するよ
うにしてもよい。続いて、n+形領域６上および
分離絶縁膜９上に第１ゲート絶縁膜４を形成し、
第１ゲート絶縁膜４上に第１ゲート電極２を形成
する。このようにして従来方法により分離領域お
よびメモリセル領域を形成した後、p-形半導体
基板１上のトランスフアゲートトランジスタを形
成すべき領域に絶縁膜（図示せず）を形成し、こ
の絶縁膜上に、たとえばCVD法によつてポリシ
リコン膜（図示せず）を形成し、この後このポリ
シリコン膜上にレジスト膜パターン１３を形成す
る。続いて、レジスト膜パターン１３をマスクと
して上記ポリシリコン膜および上記絶縁膜を選択
エツチングして、第２ゲート電極３、第２ゲート
絶縁膜５ａを形成する。このとき、第２ゲート電
極３、第２ゲート絶縁膜５ａの幅が所定の設定寸
法より1μｍ程度大きくなるようにレジスト膜パ
ターン１３の幅を適切に選んでおくものとする。
次に、レジスト膜パターン１３、第１ゲート電極
２をマスクとしてp-形半導体基板１の露出した
表面からｐ形不純物であるＢをこの基板にイオン
注入して、p+形領域１２０，１２１を形成する
（第２Ａ図）。次に、第２ゲート電極２、第２ゲー
ト絶縁膜５の幅が所定の設定寸法になるまでそれ
らの側壁をオーバエツチングして第２ゲート電極
３ａ、第２ゲート絶縁膜５ａを形成する（第２Ｂ
図）。次に、レジスト膜パターン１３を除去し、
第２ゲート電極３ａ、第１ゲート電極２をマスク
としてp+形領域１２０の表面、p+形領域１２１
の表面およびp-形半導体基板１の露出した表面
からｎ形不純物であるAsをp+形領域１２０，１
２１、p-形半導体基板１にイオン注入して、一
方のソース／ドレイン領域となるn+形領域８０
およびビツト線に接続され他方のソース／ドレイ
ン領域となるn+形領域８１を形成する（第２Ｃ
図）。次に、n+形領域８０，８１およびp+形領域
１２０，１２１を含む領域を900℃〜950℃程度の
温度で熱処理して、n+形領域８０，８１および
p+形領域１２０，１２１を活性化しかつ拡散す
ると、n+形領域８０ａ，８１ａおよびp+形領域
１２０ａ，１２１が形成される。ここで、この最
終熱処理の結果、p+形領域１２０ａ，１２１ａ
の深さがそれぞれn+形領域８０ａ，８１ａの接
合深さより深くなるように、かつp+形領域１２
０ａの第２ゲート電極３ａ側の側壁がn+形領域
８０ａの内部に位置するように、およびp+形１
２１ａの第２ゲート電極３ａ側の側壁がn+形領
域８１ａの内部に位置するように、かつp+形領
域１２０ａ，１２１ａの不純物濃度がp-形半導
体基板１の不純物濃度より１桁以上高くなるよう
に、ｐ形不純物のイオン注入条件を設定しておく
ものとする（第２Ｄ図）。次に、n+形領域８１ａ
の表面からｎ形不純物をn+形領域８１ａ、p+形
領域１２１ａにイオン注入して、n+形領域８１
ａの中央部に凸部７を形成すると、第１図に示さ
れる構造のメモリセル周辺部ができあがる。
次に、このメモリセル周辺部の動作について説
明する。上記したビツト線モードのソフトエラー
は、チツプ内にα線などの放射線が入射したとき
に生成される電子・正孔対のうち、電子がn+形
領域８０ａや８１ａに収集されて引起こされる。
すなわち、チツプ内に入射したα線はエネルギを
失つて停止するまでに、その飛程に沿つて多数の
電子・正孔対を生成し、n+形領域８０ａとp+形
領域１２０ａ、p-形半導体基板１間の空乏層お
よびn+形領域８１ａとp+形領域１２１ａ、p-形
半導体基板１間の空乏層内で生成された電子・正
孔対は、これら空乏層内部の電場により直ちに分
離され、電子はn+形領域８０ａ，８１ａに収集
され、正孔はp-形半導体基板１を通つて流れ落
ちる。また、n+形領域８０ａ，８１ａの内部で
生成された電子・正孔対は再結合するため電子の
増減には全く寄与せず、p-形半導体基板１の内
部で生成された電子・正孔対は、拡散によつて上
記空乏層に達した電子のみがn+形領域８０ａ，
８１ａに収集されてソフトエラーを引起こし、他
のものはp-形半導体基板１内で再結合されるこ
とになる。
明する。上記したビツト線モードのソフトエラー
は、チツプ内にα線などの放射線が入射したとき
に生成される電子・正孔対のうち、電子がn+形
領域８０ａや８１ａに収集されて引起こされる。
すなわち、チツプ内に入射したα線はエネルギを
失つて停止するまでに、その飛程に沿つて多数の
電子・正孔対を生成し、n+形領域８０ａとp+形
領域１２０ａ、p-形半導体基板１間の空乏層お
よびn+形領域８１ａとp+形領域１２１ａ、p-形
半導体基板１間の空乏層内で生成された電子・正
孔対は、これら空乏層内部の電場により直ちに分
離され、電子はn+形領域８０ａ，８１ａに収集
され、正孔はp-形半導体基板１を通つて流れ落
ちる。また、n+形領域８０ａ，８１ａの内部で
生成された電子・正孔対は再結合するため電子の
増減には全く寄与せず、p-形半導体基板１の内
部で生成された電子・正孔対は、拡散によつて上
記空乏層に達した電子のみがn+形領域８０ａ，
８１ａに収集されてソフトエラーを引起こし、他
のものはp-形半導体基板１内で再結合されるこ
とになる。
したがつて、この実施例に係るメモリセル周辺
部においては、n+形領域８０ａおよび８１ａの
それぞれに接するように、p-形半導体基板１の
不純物濃度より不純物濃度が１桁高いp+形領域
１２０ａおよび１２１ａが形成されるので、n+
形領域８０ａとp+形領域１２０ａ間およびn+形
領域８１ａとp+形領域１２１ａ間に形成される
空乏層の幅が狭くなつてn+形領域８０ａおよび
８１ａの容量が大きくなる。このため、n+形領
域８０ａおよび８１ａに蓄積される“０”，“１”
に対応する電子の数の差が大きくなつて、n+形
領域８０ａおよび８１ａはα線の入射によつて生
成される電子に対して余裕を持つことができる。
また、p-形半導体基板１から拡散してきた電子
はp+形領域１２０ａおよび１２１ａで寿命が短
くなりn+形領域８０ａおよび８１ａに達しにく
くなる。また、p+形領域１２０ａとp-形半導体
基板１との界面およびp+形領域１２１ａとp-形
半導体基板１との界面に電子に対するポテンシヤ
ルバリアが形成されるため、p-形半導体基板１
から拡散してきた電子のうちのエネルギの小さな
ものはこのバリアによつて通過できなくなる。構
造のようにしてビツト線モードのソフトエラーの
発生を除去することができる。また、p+形領域
１２０ａの第２ゲート電極３ａ側の側壁がn+形
領域８０ａの内部に位置するように、及びp+形
領域１２１ａの第２ゲート電極３ａ側の側壁が
n+形領域８１ａの内部に位置するようになるの
で、トランスフアゲートトランジスタに寄生pnp
トランジスタが生じることはなく、トランスフア
ゲートトランジスタは安定に動作することができ
る。
部においては、n+形領域８０ａおよび８１ａの
それぞれに接するように、p-形半導体基板１の
不純物濃度より不純物濃度が１桁高いp+形領域
１２０ａおよび１２１ａが形成されるので、n+
形領域８０ａとp+形領域１２０ａ間およびn+形
領域８１ａとp+形領域１２１ａ間に形成される
空乏層の幅が狭くなつてn+形領域８０ａおよび
８１ａの容量が大きくなる。このため、n+形領
域８０ａおよび８１ａに蓄積される“０”，“１”
に対応する電子の数の差が大きくなつて、n+形
領域８０ａおよび８１ａはα線の入射によつて生
成される電子に対して余裕を持つことができる。
また、p-形半導体基板１から拡散してきた電子
はp+形領域１２０ａおよび１２１ａで寿命が短
くなりn+形領域８０ａおよび８１ａに達しにく
くなる。また、p+形領域１２０ａとp-形半導体
基板１との界面およびp+形領域１２１ａとp-形
半導体基板１との界面に電子に対するポテンシヤ
ルバリアが形成されるため、p-形半導体基板１
から拡散してきた電子のうちのエネルギの小さな
ものはこのバリアによつて通過できなくなる。構
造のようにしてビツト線モードのソフトエラーの
発生を除去することができる。また、p+形領域
１２０ａの第２ゲート電極３ａ側の側壁がn+形
領域８０ａの内部に位置するように、及びp+形
領域１２１ａの第２ゲート電極３ａ側の側壁が
n+形領域８１ａの内部に位置するようになるの
で、トランスフアゲートトランジスタに寄生pnp
トランジスタが生じることはなく、トランスフア
ゲートトランジスタは安定に動作することができ
る。
また、上記実施例で示されるように、ビツト線
に接続されるn+形領域８１ａはp+形領域１２１
ａと接しているので、接合の空乏層容量が増加
し、ビツト線の浮遊容量CBが大きくなる。セン
スアンプで検出される信号電圧Ｖは、VPをビツ
ト線のプリチヤージ電圧、VTをトランスフアゲ
ートトランジスタのしきい値電圧、CSをメモリセ
ル容量として、Ｖ＝（VP−VT）／｛１＋（CB／
CS）｝で与えられるので、浮遊容量CBが大きくな
ると信号電圧が小さくなり、記憶装置としての動
作が不安定になる。このため、浮遊容量CBが大
きくなるのを抑制する必要があり、浮遊容量CB
を低減するためにビツト線の下の層間絶縁膜やビ
ツト線の上の保護膜を誘電率の低い、たとえば酸
化シリコン膜や燐ガラス膜にすることがこの発明
では特に好ましい。
に接続されるn+形領域８１ａはp+形領域１２１
ａと接しているので、接合の空乏層容量が増加
し、ビツト線の浮遊容量CBが大きくなる。セン
スアンプで検出される信号電圧Ｖは、VPをビツ
ト線のプリチヤージ電圧、VTをトランスフアゲ
ートトランジスタのしきい値電圧、CSをメモリセ
ル容量として、Ｖ＝（VP−VT）／｛１＋（CB／
CS）｝で与えられるので、浮遊容量CBが大きくな
ると信号電圧が小さくなり、記憶装置としての動
作が不安定になる。このため、浮遊容量CBが大
きくなるのを抑制する必要があり、浮遊容量CB
を低減するためにビツト線の下の層間絶縁膜やビ
ツト線の上の保護膜を誘電率の低い、たとえば酸
化シリコン膜や燐ガラス膜にすることがこの発明
では特に好ましい。
なお、上記実施例では、n+形領域８０ａ，８
１ａに接するようにp+形領域１２０ａ，１２１
ａを形成する例を示したが、センスアンプのn+
形領域および周辺回路のn+形領域に接触するよ
うにp+形領域を形成することによつてこれらの
領域で発生するソフトエラーも低減することがで
きる。
１ａに接するようにp+形領域１２０ａ，１２１
ａを形成する例を示したが、センスアンプのn+
形領域および周辺回路のn+形領域に接触するよ
うにp+形領域を形成することによつてこれらの
領域で発生するソフトエラーも低減することがで
きる。
また、上記実施例はダイナミツクRAMに適用
した場合であるが、この発明はスタテイツク
RAMについても同様に適用可能なほか、ｎチヤ
ンネルがｐチヤンネルの場合にも、MOSデバイ
スでなくバイポーラデバイスにも各々適用でき
る。
した場合であるが、この発明はスタテイツク
RAMについても同様に適用可能なほか、ｎチヤ
ンネルがｐチヤンネルの場合にも、MOSデバイ
スでなくバイポーラデバイスにも各々適用でき
る。
［発明の効果］
以上のようにこの発明によれば、第１導電形の
不純物をレジスト膜パターンをマスクとして第１
導電形の半導体基板にイオン注入することによつ
て、半導体基板の不純物濃度より不純物濃度が高
い第１導電形第１半導体領域および第１導電形第
２半導体領域を形成し、この後、第２導電形不純
物をレジスト膜パターンの幅よりも狭い幅のゲー
ト電極をマスクとして第１導電形第１半導体領
域、第１導電形第２半導体領域および半導体基板
にイオン注入することによつて、一方のソース／
ドレイン領域となる第２導電形第１半導体領域、
およびビツト線に接続され他方のソース／ドレイ
ン領域となる第２導電形第２半導体領域をそれぞ
れ第１導電形第１半導体領域および第１導電形第
２半導体領域より浅く形成するので、第１導電形
第１半導体領域および第１導電形第２半導体領域
がそれぞれ第２導電形第１半導体領域および第２
導電形第２半導体領域に接するように形成され、
さらに、第１導電形第１半導体領域のゲート電極
側の側壁が第２導電形第１半導体領域の内部に、
第１導電形第２半導体領域のゲート電極側の側壁
が第２導電形第２半導体領域の内部に位置するよ
うになる。このため、微細化構造にあつてもトラ
ンジスタ特性を損わずに、単純な構造でα線など
の放射線によるソフトエラーを除去できる半導体
記憶装置を製造することができる。
不純物をレジスト膜パターンをマスクとして第１
導電形の半導体基板にイオン注入することによつ
て、半導体基板の不純物濃度より不純物濃度が高
い第１導電形第１半導体領域および第１導電形第
２半導体領域を形成し、この後、第２導電形不純
物をレジスト膜パターンの幅よりも狭い幅のゲー
ト電極をマスクとして第１導電形第１半導体領
域、第１導電形第２半導体領域および半導体基板
にイオン注入することによつて、一方のソース／
ドレイン領域となる第２導電形第１半導体領域、
およびビツト線に接続され他方のソース／ドレイ
ン領域となる第２導電形第２半導体領域をそれぞ
れ第１導電形第１半導体領域および第１導電形第
２半導体領域より浅く形成するので、第１導電形
第１半導体領域および第１導電形第２半導体領域
がそれぞれ第２導電形第１半導体領域および第２
導電形第２半導体領域に接するように形成され、
さらに、第１導電形第１半導体領域のゲート電極
側の側壁が第２導電形第１半導体領域の内部に、
第１導電形第２半導体領域のゲート電極側の側壁
が第２導電形第２半導体領域の内部に位置するよ
うになる。このため、微細化構造にあつてもトラ
ンジスタ特性を損わずに、単純な構造でα線など
の放射線によるソフトエラーを除去できる半導体
記憶装置を製造することができる。
第１図は、この発明の実施例に係る半導体記憶
装置のメモリセル周辺部の構造を示す断面図であ
る。第２Ａ図〜第２Ｄ図は、この発明の実施例で
ある半導体記憶装置のメモリセル周辺部の製造方
法の主要工程段階における状態を示す断面図であ
る。第３図は、従来の256KダイナミツクRAMの
メモリセル周辺部の構造を示す断面図である。 図において、１はp-形半導体基板、２は第１
ゲート電極、３，３ａは第２ゲート電極、４は第
１ゲート絶縁膜、５，５ａは第２ゲート絶縁膜、
６，８０，８０ａ，８１，８１ａはn+形領域、
７は凸部、９は分離絶縁膜、１０，１１，１２
０，１２０ａ，１２１，１２１ａはp+形領域で
ある。なお、各図中同一符号は同一または相当部
分を示す。
装置のメモリセル周辺部の構造を示す断面図であ
る。第２Ａ図〜第２Ｄ図は、この発明の実施例で
ある半導体記憶装置のメモリセル周辺部の製造方
法の主要工程段階における状態を示す断面図であ
る。第３図は、従来の256KダイナミツクRAMの
メモリセル周辺部の構造を示す断面図である。 図において、１はp-形半導体基板、２は第１
ゲート電極、３，３ａは第２ゲート電極、４は第
１ゲート絶縁膜、５，５ａは第２ゲート絶縁膜、
６，８０，８０ａ，８１，８１ａはn+形領域、
７は凸部、９は分離絶縁膜、１０，１１，１２
０，１２０ａ，１２１，１２１ａはp+形領域で
ある。なお、各図中同一符号は同一または相当部
分を示す。
Claims (1)
- 【特許請求の範囲】 １ 第１導電形の半導体基板上に、情報を記憶す
るための第２導電形の電荷蓄積領域と、該電荷蓄
積領域に蓄積された電荷をビツト線に読出すため
のトランスフアゲートトランジスタとを備える半
導体記憶装置の製造方法であつて、 前記半導体基板上の前記トランスフアゲートト
ランジスタを形成すべき領域に絶縁膜を形成する
工程と、 前記絶縁膜上にポリシリコン膜を形成する工程
と、 前記ポリシリコン膜上の所定部にレジスト膜パ
ターンを形成する工程と、 前記レジスト膜パターンをマスクとして前記ポ
リシリコン膜および前記絶縁膜を選択エツチング
して、前記半導体基板上にゲート絶縁膜、および
該ゲート絶縁膜上にゲート電極を形成する工程
と、 前記レジスト膜パターンをマスクとして前記半
導体基板の露出した表面から第１導電形の不純物
をイオン注入して、前記ゲート電極の一方の側部
および他方の側部の前記半導体基板上に該半導体
基板の不純物濃度より不純物濃度が高い第１導電
形第１半導体領域および第１導電形第２半導体領
域を形成する工程と、 前記ゲート電極および前記ゲート絶縁膜の側壁
をエツチングして、該ゲート電極および該ゲート
絶縁膜の新たに形成された側壁が前記レジスト膜
の側壁の内側になるようにする工程と、 前記レジスト膜パターンを除去した後、前記ゲ
ート電極をマスクとして前記第１導電形第１半導
体領域の表面、前記第１導電形第２半導体領域の
表面および前記半導体基板の露出した表面から第
２導電形の不純物をイオン注入して、前記側壁が
エツチングされたゲート電極の一方の側部の前記
第１導電形第１半導体領域上および前記半導体基
板上に、前記電荷蓄積領域と連なるようにかつ前
記第１導電形第１半導体領域の深さより浅くなる
ように、一方のソース／ドレイン領域となる第２
導電形第１半導体領域を形成し、前記側壁がエツ
チングされたゲート電極の他方の側部の前記第１
導電形第２半導体領域上および前記半導体基板上
に、前記第１導電形第２半導体領域の深さより浅
くなるように、ビツト線に接続された他方のソー
ス／ドレイン領域となる第２導電形第２半導体領
域を形成する工程と、 前記第２導電形第１半導体領域、前記第２導電
形第２半導体領域、前記第１導電形第１半導体領
域および前記第１導電形第２半導体領域を熱処理
してこれらの領域を活性化しかつ拡散する工程と
を含む半導体記憶装置の製造方法。 ２ 前記半導体基板の不純物濃度は１×1014〜１
×1016cm-3であり、前記第１導電形第１半導体領
域および前記第１導電形第２半導体領域の不純物
濃度は１×1015〜１×1017cm-3である特許請求の
範囲第１項記載の半導体記憶装置の製造方法。 ３ さらに、前記第２導電形第２半導体領域と前
記ビツト線間に、シリコン酸化膜または燐ガラス
膜からなる低誘電率の層間絶縁膜を形成する工程
を含む特許請求の範囲第１項または第２項記載の
半導体記憶装置の製造方法。 ４ さらに、前記ビツト線上に、シリコン酸化膜
または燐ガラス膜からなる低誘電率の保護膜を形
成する工程を含む特許請求の範囲第３項記載の半
導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288207A JPS62145860A (ja) | 1985-12-20 | 1985-12-20 | 半導体記憶装置の製造方法 |
| KR1019860008281A KR900002913B1 (ko) | 1985-12-20 | 1986-10-02 | 반도체 기억장치의 제조방법 |
| US06/943,053 US4702797A (en) | 1985-12-20 | 1986-12-18 | Method of manufacturing semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288207A JPS62145860A (ja) | 1985-12-20 | 1985-12-20 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62145860A JPS62145860A (ja) | 1987-06-29 |
| JPH0440865B2 true JPH0440865B2 (ja) | 1992-07-06 |
Family
ID=17727206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288207A Granted JPS62145860A (ja) | 1985-12-20 | 1985-12-20 | 半導体記憶装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4702797A (ja) |
| JP (1) | JPS62145860A (ja) |
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| JP2886183B2 (ja) * | 1988-06-28 | 1999-04-26 | 三菱電機株式会社 | フィールド分離絶縁膜の製造方法 |
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Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
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- 1986-12-18 US US06/943,053 patent/US4702797A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62145860A (ja) | 1987-06-29 |
| KR870006656A (ko) | 1987-07-13 |
| US4702797A (en) | 1987-10-27 |
| KR900002913B1 (ko) | 1990-05-03 |
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