JPS6286920A - 復号器 - Google Patents
復号器Info
- Publication number
- JPS6286920A JPS6286920A JP22675585A JP22675585A JPS6286920A JP S6286920 A JPS6286920 A JP S6286920A JP 22675585 A JP22675585 A JP 22675585A JP 22675585 A JP22675585 A JP 22675585A JP S6286920 A JPS6286920 A JP S6286920A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- circuit
- converter
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は復号器に係り、特に、オーバーサンプル形ＤＡ
変換器を用いた復号器に関する。
変換器を用いた復号器に関する。
ディジタル信号をアナログ信号に変換する方法として例
えＦｉ、特開昭５９−２１０７２５号公報に記載さｎて
いるオーバーサンプル形ＤＡ変換方式がある。この方式
は、語長が長い高分解能ティジタル入力信号を量子化す
ることによってまず低分解能ディジタル信号に変換し、
次にこのディジタル信号をアナログ信号に変換するもの
である。このとき、所望の信号周波数帯域内での量子化
によるＳ／Ｎ劣化を最少限におさえる為に、入力信号周
波数帯域に対して非常に速いサンプリング速度でＤＡｆ
換動作を行う必要がある。
えＦｉ、特開昭５９−２１０７２５号公報に記載さｎて
いるオーバーサンプル形ＤＡ変換方式がある。この方式
は、語長が長い高分解能ティジタル入力信号を量子化す
ることによってまず低分解能ディジタル信号に変換し、
次にこのディジタル信号をアナログ信号に変換するもの
である。このとき、所望の信号周波数帯域内での量子化
によるＳ／Ｎ劣化を最少限におさえる為に、入力信号周
波数帯域に対して非常に速いサンプリング速度でＤＡｆ
換動作を行う必要がある。
ｍ３図に、 ΔΣ方式のオーバーサンプル形ＤＡ変換
器を用い九従来の復号器の構成を示す。第６図において
、信号入力端子１に入力し比信号は、補間フィルタ２′
により高速ディジタル信号に変換さｎ１次にオーバーサ
ンプル形ＤＡ変換器乙によりアナログ信号に変換さｎ、
信号出力端子５に出力さｎる。
器を用い九従来の復号器の構成を示す。第６図において
、信号入力端子１に入力し比信号は、補間フィルタ２′
により高速ディジタル信号に変換さｎ１次にオーバーサ
ンプル形ＤＡ変換器乙によりアナログ信号に変換さｎ、
信号出力端子５に出力さｎる。
オーバーサンプル形ＤＡ変換器６は、オーバーサンプル
形変調器３とＤＡ変換器４′とにより構成さｎ、オーバ
ーサンプル形変調器３は、加算器３１と積分器５２と量
子化器３５により構成さｎている。
形変調器３とＤＡ変換器４′とにより構成さｎ、オーバ
ーサンプル形変調器３は、加算器３１と積分器５２と量
子化器３５により構成さｎている。
信号入力端子１に入力さｎる信号は、通常、前段（図示
せず）でディジタル信号処理さｎた信号であシ、そのサ
ンプリング速度は、信号処理部の処理速度の関係から、
所望の信号周波数帯域に対して十分に高速ではない（通
常サンプリング周波数は３２ ＫＨ２〜６４ ＫＨｚＨ
ＩＩである）ｏしたがって、信号入力端子１に入力さｎ
ｉ倍信号補関し、そのサンプリングレートを上げてやる
必要がある。
せず）でディジタル信号処理さｎた信号であシ、そのサ
ンプリング速度は、信号処理部の処理速度の関係から、
所望の信号周波数帯域に対して十分に高速ではない（通
常サンプリング周波数は３２ ＫＨ２〜６４ ＫＨｚＨ
ＩＩである）ｏしたがって、信号入力端子１に入力さｎ
ｉ倍信号補関し、そのサンプリングレートを上げてやる
必要がある。
しかし、この補間という操作によって雑音が発生する為
、補間フィルタ２′を用いて雑音を取り除く必要がある
。この補間フィルタ２′から出力さｎる高分解能ディジ
タル信号は、オーツく−サンプル形ＤＡ変換器６によっ
てアナログ信号に変換さｎる。
、補間フィルタ２′を用いて雑音を取り除く必要がある
。この補間フィルタ２′から出力さｎる高分解能ディジ
タル信号は、オーツく−サンプル形ＤＡ変換器６によっ
てアナログ信号に変換さｎる。
その際、オーバーサンプル形変調器乙の出力は、低分解
能のディジタル信号なので、ＤＡ変換器４′としては分
解能の低いものが使用可能となり、ノ・−ド構成が簡単
になるという特徴がある。
能のディジタル信号なので、ＤＡ変換器４′としては分
解能の低いものが使用可能となり、ノ・−ド構成が簡単
になるという特徴がある。
ここで、補間フィルタ２′の伝達関数が次の（１）式で
示さ扛る場合の構成について考えてみる。（１）式はサ
ンプリング周期３２Ｔの信号をサンプリング周期Ｔの高
速ディジタル信号に変換する際に用いらｎる。
示さ扛る場合の構成について考えてみる。（１）式はサ
ンプリング周期３２Ｔの信号をサンプリング周期Ｔの高
速ディジタル信号に変換する際に用いらｎる。
−Ｚ−３２
Ｈ（ｚ）＝（丁）ま
ただし、２−′＝θ−−−
Ｔ；サンプリング周期
である。
（１）式において、第１項は微分回路で構成でき、第２
項はサンプルアンドホールド回路で構成でき、第３項は
ディジタルの完全積分回路によって構成できる。
項はサンプルアンドホールド回路で構成でき、第３項は
ディジタルの完全積分回路によって構成できる。
第４図に補間フィルタ２′の構成例を示す。同図におい
て、２１は微分器、２２はサンプルアンドホールド回路
％ ２３は積分器である。ま次、７はスイッチ制御回路
、４１は基準電圧供給端子、４２゜４５は２イッチトキ
ャパシタ回路、４５ ４２５゜４５５は容量素子、４４
Ｆｉ潰算増幅器、４２１〜４２４゜４５１〜４５４はス
イッチである。
て、２１は微分器、２２はサンプルアンドホールド回路
％ ２３は積分器である。ま次、７はスイッチ制御回路
、４１は基準電圧供給端子、４２゜４５は２イッチトキ
ャパシタ回路、４５ ４２５゜４５５は容量素子、４４
Ｆｉ潰算増幅器、４２１〜４２４゜４５１〜４５４はス
イッチである。
信号入力端子１に入力さｎたサンプリング周期が３２Ｔ
のディジタル信号は、補間フィルタ２′によって補間さ
扛、サンプリング周期がでの高速ディジタル信号に変換
さｎる。この信号は高分解能のディジタル信号であり、
オーバーサンプル形変調器６で量子化することによって
低分解能のディジタル信号に変換さｎる。量子化器３３
の出力がΔΣ変調さｎ次低分解能のディジタル信号であ
る。
のディジタル信号は、補間フィルタ２′によって補間さ
扛、サンプリング周期がでの高速ディジタル信号に変換
さｎる。この信号は高分解能のディジタル信号であり、
オーバーサンプル形変調器６で量子化することによって
低分解能のディジタル信号に変換さｎる。量子化器３３
の出力がΔΣ変調さｎ次低分解能のディジタル信号であ
る。
この信号はスイッチ制御回路７に入力さｎる。このスイ
ッチ制御回路７によシスイッチ４２１〜４２４゜４５１
〜４５４のＯＮ、ＯＦＦ制御を行い、量子化器３３の出
力に応じたアナログ信号を出力端子５に出力するもので
ある。ここで、スイツチトキャパシタ回路４５は出力値
ラリセットする為の回路である。
ッチ制御回路７によシスイッチ４２１〜４２４゜４５１
〜４５４のＯＮ、ＯＦＦ制御を行い、量子化器３３の出
力に応じたアナログ信号を出力端子５に出力するもので
ある。ここで、スイツチトキャパシタ回路４５は出力値
ラリセットする為の回路である。
このように、従来の復号器は、多くのハードが必要とな
り、高価になるという不具合がある。
り、高価になるという不具合がある。
本発明の目的は、ハード量が少なく回路構成が簡単な復
号器を提供することにある。
号器を提供することにある。
上記目的を達成するため、本発明では、伝達関数のなか
に完全積分因子を含む補間フィルタとオーバーサンプル
形ＤＡｆ換器から構成さｆる復号器において、前記補間
フィルタの伝達関数のうちで完全積分因子を除いた因子
で示される伝達特性を持つディジタルフィルタと、前記
ディジタルフィルタの出力を変調するオーバーサンプル
形変調器と、前記変調器の出力結果をアナログ積分する
積分器とを用いてゆ号器を構成し、伝達特性を変えるこ
となく回路構成の簡略化およびノ・−ド愈の削減をはか
る。
に完全積分因子を含む補間フィルタとオーバーサンプル
形ＤＡｆ換器から構成さｆる復号器において、前記補間
フィルタの伝達関数のうちで完全積分因子を除いた因子
で示される伝達特性を持つディジタルフィルタと、前記
ディジタルフィルタの出力を変調するオーバーサンプル
形変調器と、前記変調器の出力結果をアナログ積分する
積分器とを用いてゆ号器を構成し、伝達特性を変えるこ
となく回路構成の簡略化およびノ・−ド愈の削減をはか
る。
以下、本発明の一実施例を第１図及び第２図を参照して
説明する。
説明する。
補間フィルタの伝達関数は削述の（１）式に示したもの
の他にも多数者えらｎる。ここでは次の（２）式に示す
ように一般式で表すものとする。
の他にも多数者えらｎる。ここでは次の（２）式に示す
ように一般式で表すものとする。
たたし、Ｚ ＝ｅ ｊｓ’！
Ｔ；サンプリング周期′
Ａ（Ｚ）； 補間フィルタの伝達関数のなかで完全積分
因子を除い次部分 である。
因子を除い次部分 である。
（２）式の第１項は前述の様にディジタルの完全積分回
路で構成できる。しかし、本実施例では、第１項ｆ ｓ
Ｄ Ａ Ｋ換してからアナログ積分する回路構成と
する。そして、（２）式の第２項はディジタルフィルタ
で構成する。第１図にその構成例を示す。
路で構成できる。しかし、本実施例では、第１項ｆ ｓ
Ｄ Ａ Ｋ換してからアナログ積分する回路構成と
する。そして、（２）式の第２項はディジタルフィルタ
で構成する。第１図にその構成例を示す。
同図において、１は信号入力端子、２は（２）式の第２
項であるＡ （Ｚ）部を構成したディジタルフィルタ、
６はオーバーサンプル形ＤＡｆ換器、４は（２）式の第
１項を構成し九アナログの積分器、５は信号出力端子で
ある。本構成において、アナログの積分器４の伝達特性
は（２）式の第１項と等価である。
項であるＡ （Ｚ）部を構成したディジタルフィルタ、
６はオーバーサンプル形ＤＡｆ換器、４は（２）式の第
１項を構成し九アナログの積分器、５は信号出力端子で
ある。本構成において、アナログの積分器４の伝達特性
は（２）式の第１項と等価である。
し友がって、後号器全体としての伝達特性は、補間フィ
ルタを全てディジタルで構成し次場合と等価である。ま
友、本構成におけるオーバーサンプル形ＤＡ変換器６の
ＤＡｆ換部および積分器４はスイノチトキャパシタ回路
を用いｎは容易に構成できる。第２図にその具体例を示
す。ここで、補間フィルタの伝達関数は、前記（１）式
に示されるものとし、オーバーサンプル形ＤＡ変換器は
その一手法であるΔ１゛形ＤＡＫ換器を用いるものとす
る。
ルタを全てディジタルで構成し次場合と等価である。ま
友、本構成におけるオーバーサンプル形ＤＡ変換器６の
ＤＡｆ換部および積分器４はスイノチトキャパシタ回路
を用いｎは容易に構成できる。第２図にその具体例を示
す。ここで、補間フィルタの伝達関数は、前記（１）式
に示されるものとし、オーバーサンプル形ＤＡ変換器は
その一手法であるΔ１゛形ＤＡＫ換器を用いるものとす
る。
補間フィルタの構成については（１）式を次式のように
変形する。
変形する。
Ｈ（ｚ）＝―汗）２
＝ −Ａ （ｚ） ・・・・・・・・・
（３）１− ｚ−’ （３）式のＡ （ｚ）の第１項目を微分回路で構成し、
第２項目をサンプルアンドホールド回路で構成する。
（３）１− ｚ−’ （３）式のＡ （ｚ）の第１項目を微分回路で構成し、
第２項目をサンプルアンドホールド回路で構成する。
第２図において、２１は微分器、２２はサンプルアンド
ホールド回路、３はオーバー丈ンズル形変調器、４はｆ
ｙ４結果をアナログ信号に変換しかつその値全積分する
積分器、７はスイッチ制御回路、２１１．５１は加算器
、２１２は時間５２Ｔだけ遅延する遅延素子、６２は積
分器、３６は量子化器、４１は基準電圧入力泡子、４２
はスイッチトキャパシタ回路、 ４３． ４２５は容
を素子、４４は演算増幅器、４２１〜４２４はスイッチ
である。
ホールド回路、３はオーバー丈ンズル形変調器、４はｆ
ｙ４結果をアナログ信号に変換しかつその値全積分する
積分器、７はスイッチ制御回路、２１１．５１は加算器
、２１２は時間５２Ｔだけ遅延する遅延素子、６２は積
分器、３６は量子化器、４１は基準電圧入力泡子、４２
はスイッチトキャパシタ回路、 ４３． ４２５は容
を素子、４４は演算増幅器、４２１〜４２４はスイッチ
である。
斯かる構成において、入力端子１に入力さｎた信号は、
微分回路２１で微分さｎｅ後、サンプルアンドホールド
回路２２でサンプリング速度が３２倍の高速ディジタル
信号に変換さｎる。この信号はオーバーサンプル形変調
器６で変調さｎる。変調器３から出力さｎる信号はΔΣ
変調さｎた信号であり、通常数ビットで構成さｎる。第
２図は変調器の出力が−１，＋１の２値である場合の構
成を示している。この出力はスイッチ制御回路７に入力
さｆる。スイッチ制御回路７においてスイッチ４２１〜
４２４のＯＮ、ＯＦＦ制御を行うと、ｆ調器３の出力に
応じ次アナログ信号が、積分器４において積分さｎ、信
号出力端子５に出力さｎる。
微分回路２１で微分さｎｅ後、サンプルアンドホールド
回路２２でサンプリング速度が３２倍の高速ディジタル
信号に変換さｎる。この信号はオーバーサンプル形変調
器６で変調さｎる。変調器３から出力さｎる信号はΔΣ
変調さｎた信号であり、通常数ビットで構成さｎる。第
２図は変調器の出力が−１，＋１の２値である場合の構
成を示している。この出力はスイッチ制御回路７に入力
さｆる。スイッチ制御回路７においてスイッチ４２１〜
４２４のＯＮ、ＯＦＦ制御を行うと、ｆ調器３の出力に
応じ次アナログ信号が、積分器４において積分さｎ、信
号出力端子５に出力さｎる。
以上述べたように、本冥施例によｎば、補間フィルタの
積分機能をアナログ回路で行なうので、ディジタル回路
で構成する補間フィルタのハード量が減少し、また、従
来技術では必要であったＤＡ変換部のリセット回路が不
要となシ、ＤＡ変換部のハード量も減少する。
積分機能をアナログ回路で行なうので、ディジタル回路
で構成する補間フィルタのハード量が減少し、また、従
来技術では必要であったＤＡ変換部のリセット回路が不
要となシ、ＤＡ変換部のハード量も減少する。
本発明によｎは、復号器全体のハード量が減少し、コス
トの低減が図ｎる。
トの低減が図ｎる。
第１図は本発明の一実施例に係る復号器の基本構成図、
第２図は第１図に示す復号器の詳細構成図、第６図は従
来の復号器の構成図、第４図は第３図に示す復号器の詳
細構成図である。 ２・・・デジタルフィルタ、３・・・オーバーサンプル
形ｆ調器、４・・・積分器、６・・・オーバーサンプル
形ＤＡ変換器。 ／７情 （゛
第２図は第１図に示す復号器の詳細構成図、第６図は従
来の復号器の構成図、第４図は第３図に示す復号器の詳
細構成図である。 ２・・・デジタルフィルタ、３・・・オーバーサンプル
形ｆ調器、４・・・積分器、６・・・オーバーサンプル
形ＤＡ変換器。 ／７情 （゛
Claims (1)
- 補間フィルタの伝達関数のうち完全積分因子を除いた因
子で示される伝達特性を持つデジタルフィルタと、該デ
ジタルフィルタの出力を変調するオーバーサンプル形変
調器及び該オーバーサンプル形変調器の出力をアナログ
積分する積分器で構成したオーバーサンプル形ＤＡ変換
器とを備える復号器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22675585A JPS6286920A (ja) | 1985-10-14 | 1985-10-14 | 復号器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22675585A JPS6286920A (ja) | 1985-10-14 | 1985-10-14 | 復号器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6286920A true JPS6286920A (ja) | 1987-04-21 |
Family
ID=16850102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22675585A Pending JPS6286920A (ja) | 1985-10-14 | 1985-10-14 | 復号器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6286920A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02200012A (ja) * | 1989-01-30 | 1990-08-08 | Nippon Telegr & Teleph Corp <Ntt> | Ｄ／ａ変換器 |
-
1985
- 1985-10-14 JP JP22675585A patent/JPS6286920A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02200012A (ja) * | 1989-01-30 | 1990-08-08 | Nippon Telegr & Teleph Corp <Ntt> | Ｄ／ａ変換器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2842725B2 (ja) | ディジタル・アナログ変換器 | |
| JP3375967B2 (ja) | ディジタル論理ゲートコアを有するシグマ−デルタ変換器 | |
| US5061928A (en) | System and method of scaling error signals of caseload second order modulators | |
| JP2009303157A (ja) | デルタシグマ変調器 | |
| US7515079B2 (en) | Method of controlling delta-sigma modulator and delta-sigma modulator | |
| CN214337891U (zh) | 电子电路以及西格玛-德尔塔模数转换器电路 | |
| JP3112605B2 (ja) | Ｄ／ａ変換回路 | |
| US6147631A (en) | Input sampling structure for delta-sigma modulator | |
| US5196853A (en) | Sigma delta converter insensitive to asymmetrical switching times | |
| WO2000065723A1 (en) | Sigma-delta analog-to-digital converter | |
| JPH053436A (ja) | Ａｄ変換器 | |
| KR100472612B1 (ko) | 잡음성분을줄인1비트a/d변환장치 | |
| CN111181566B (zh) | 三角积分调制器及相关的信号处理方法 | |
| US6741197B1 (en) | Digital-to-analog converter (DAC) output stage | |
| JP4331188B2 (ja) | デジタル／アナログ変換器および信号のデジタル／アナログ変換方法 | |
| JP3009597B2 (ja) | 多ビットδςディジタル／アナログ変換器 | |
| JPS6286920A (ja) | 復号器 | |
| KR100419984B1 (ko) | 디지털신호뮤트방법과디지털신호뮤트방법을이용하는디지털신호처리장치와디지털신호기록장치 | |
| JP3226657B2 (ja) | Δςモジュレータ | |
| JPH04331517A (ja) | 信号加算装置および信号加算方法 | |
| JP3232865B2 (ja) | デジタル／アナログ信号変換装置 | |
| JPH1075177A (ja) | ディジタルフィルタ装置及び信号処理方法 | |
| JP2003258644A (ja) | デルタ・シグマ変調器 | |
| JP3005231B2 (ja) | オーバーサンプリングａ―ｄ変換器 | |
| JPH04331516A (ja) | 信号乗算装置および信号乗算方法 |