JPS628823B2 - - Google Patents
Info
- Publication number
- JPS628823B2 JPS628823B2 JP56038651A JP3865181A JPS628823B2 JP S628823 B2 JPS628823 B2 JP S628823B2 JP 56038651 A JP56038651 A JP 56038651A JP 3865181 A JP3865181 A JP 3865181A JP S628823 B2 JPS628823 B2 JP S628823B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- shift
- pulses
- bit
- shift pulses
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明は既知のシーケンス動作をくり返して行
う中央処理装置のシーケンス動作の乱れや、動作
の暴走、停止などの故障を検出する方法に関する
ものである。
う中央処理装置のシーケンス動作の乱れや、動作
の暴走、停止などの故障を検出する方法に関する
ものである。
安全性を重視する保安系の制御システムでは、
設備が故障しても被制御系が安全側の状態に安定
するよう機器の設計にさいして種々な配慮がなさ
れている。このうち制御系システムへの中央処理
装置の導入にさいしては、該装置の故障時に迅速
にかつ確実に故障検知を行い、その出力を安全側
に制御することが不可欠であるため、従来は中央
処理装置を２重系あるいは３重系化し、処理結果
の比較を重点として故障を判定する方法がとられ
ている。したがつて装置を構成する回路量が増大
するため経済性および信頼性の面での欠点を持つ
ていた。
設備が故障しても被制御系が安全側の状態に安定
するよう機器の設計にさいして種々な配慮がなさ
れている。このうち制御系システムへの中央処理
装置の導入にさいしては、該装置の故障時に迅速
にかつ確実に故障検知を行い、その出力を安全側
に制御することが不可欠であるため、従来は中央
処理装置を２重系あるいは３重系化し、処理結果
の比較を重点として故障を判定する方法がとられ
ている。したがつて装置を構成する回路量が増大
するため経済性および信頼性の面での欠点を持つ
ていた。
本発明は、上記欠点を除去するためになされた
もので、中央処理装置の周期的なシーケンス動作
を左右シフトレジスタを用い交番信号に変換し故
障検知することおよび既知の故障検出方法を併用
することにより、中央処理装置を多重系化しなく
ても容易にかつ確実に故障検出が可能となるた
め、小形でしかも経済的に保安システムへの適用
を可能にすることができる中央処理装置の故障検
出法に関するものである。
もので、中央処理装置の周期的なシーケンス動作
を左右シフトレジスタを用い交番信号に変換し故
障検知することおよび既知の故障検出方法を併用
することにより、中央処理装置を多重系化しなく
ても容易にかつ確実に故障検出が可能となるた
め、小形でしかも経済的に保安システムへの適用
を可能にすることができる中央処理装置の故障検
出法に関するものである。
以下図面を使用して本発明に関し詳細に説明す
る。
る。
第１図は、本発明の方法を実施するための中央
処理装置と、シフトレジスタおよび故障出力回路
を有する故障検出回路の構成例を示すブロツク図
で、２組の既知のシーケンス動作を交互にくり返
して行う中央処理装置１Ａ内の論理部２および論
理部３における論理動作上の各主要点からは処理
動作の流れの順にそれぞれｉ個の左シフトパルス
L1，…Ｌiとｉ個より少ないα個の右シフトパル
スP20…Ｒ〓、そしてα個より多いｎ個の左シフ
トパルスL10…Ｌoおよびｎ個の右シフトパルス
R10…Ｒoとα個の左シフトパルスL20…Ｌ〓、そ
してｉ個の右シフトパルスR1…Ｒiが出力され、
故障検出回路１Ｂに与えられる。
処理装置と、シフトレジスタおよび故障出力回路
を有する故障検出回路の構成例を示すブロツク図
で、２組の既知のシーケンス動作を交互にくり返
して行う中央処理装置１Ａ内の論理部２および論
理部３における論理動作上の各主要点からは処理
動作の流れの順にそれぞれｉ個の左シフトパルス
L1，…Ｌiとｉ個より少ないα個の右シフトパル
スP20…Ｒ〓、そしてα個より多いｎ個の左シフ
トパルスL10…Ｌoおよびｎ個の右シフトパルス
R10…Ｒoとα個の左シフトパルスL20…Ｌ〓、そ
してｉ個の右シフトパルスR1…Ｒiが出力され、
故障検出回路１Ｂに与えられる。
即ち、これらの出力された左シフトパルスと右
シフトパルスをまとめ、それぞれ（ｉ−α＋ｎ＋
１）ビツトで構成した左右方向のロジカルなシフ
トレジスタ４に内蔵された左シフト制御入力端Ｌ
と右シフト制御入力端Ｒに入力している。また、
このシフトレジスタ４は０ビツト（以下、SR0と
いう）もしくは（ｉ−α＋ｎ＋１）ビツト（以下
SRi-〓+o+1という）、または全ビツトに論理
“１”を初期セツトするための制御回路PSを設
け、該シフトレジスタ４のSR0の出力端および
SRi-〓+o+1の出力端からの出力は故障出力回路５
に入力される。
シフトパルスをまとめ、それぞれ（ｉ−α＋ｎ＋
１）ビツトで構成した左右方向のロジカルなシフ
トレジスタ４に内蔵された左シフト制御入力端Ｌ
と右シフト制御入力端Ｒに入力している。また、
このシフトレジスタ４は０ビツト（以下、SR0と
いう）もしくは（ｉ−α＋ｎ＋１）ビツト（以下
SRi-〓+o+1という）、または全ビツトに論理
“１”を初期セツトするための制御回路PSを設
け、該シフトレジスタ４のSR0の出力端および
SRi-〓+o+1の出力端からの出力は故障出力回路５
に入力される。
動作は、前記シフトレジスタ４の制御回路PS
によりSR0もしくはSRi-〓+o+1、または全ビツト
に論理“１”を初期セツトした後、前記論理部２
および論理部３の順に交互に連続起動する。
によりSR0もしくはSRi-〓+o+1、または全ビツト
に論理“１”を初期セツトした後、前記論理部２
および論理部３の順に交互に連続起動する。
第２図は、本実施例の動作を示す説明図であ
る。
る。
図において、前記論理部２が起動されると、既
知のシーケンス動作上の主要点から順次出力され
るｉ個の左シフトパルスL1，…Ｌi、ｉ個より少
ないα個の右シフトパルスR20…Ｒ〓およびα個
より多いｎ個の左シフトパルスL10…Ｌoにより、
前記シフトレジスタ４のSR0にあつた論理“１”
が左へｉビツトシフトされ、その位置から一旦右
へαビツトシフトされた後、再び左へｎビツトシ
フトされてSRi-〓+o+1に至る。
知のシーケンス動作上の主要点から順次出力され
るｉ個の左シフトパルスL1，…Ｌi、ｉ個より少
ないα個の右シフトパルスR20…Ｒ〓およびα個
より多いｎ個の左シフトパルスL10…Ｌoにより、
前記シフトレジスタ４のSR0にあつた論理“１”
が左へｉビツトシフトされ、その位置から一旦右
へαビツトシフトされた後、再び左へｎビツトシ
フトされてSRi-〓+o+1に至る。
引き続いて、一定時間経過後前記論理部３が起
動されるため、この論理部３のシーケンス動作上
の主要点から順次ｎ個のシフトパルスR10，…Ｒ
o、α個の左シフトパルスL20…Ｌ〓およびｉ個の
右シフトパルスR1…Ｒiが出力されることによ
り、前記シフトレジスタ４のSRi-〓+o+1にあつた
論理“１”が右へｎビツトシフトされ、その位置
から一旦左へｉビツトシフトした後、再び右へα
ビツトシフトされてSR0に至る。
動されるため、この論理部３のシーケンス動作上
の主要点から順次ｎ個のシフトパルスR10，…Ｒ
o、α個の左シフトパルスL20…Ｌ〓およびｉ個の
右シフトパルスR1…Ｒiが出力されることによ
り、前記シフトレジスタ４のSRi-〓+o+1にあつた
論理“１”が右へｎビツトシフトされ、その位置
から一旦左へｉビツトシフトした後、再び右へα
ビツトシフトされてSR0に至る。
なお、前記シフトレジスタ４は、左、右にシフ
トされる際にそれぞれ直列入力端（図示せず）か
ら論理“０”がシフトの数だけ直列に入力され
る。
トされる際にそれぞれ直列入力端（図示せず）か
ら論理“０”がシフトの数だけ直列に入力され
る。
このような一連の動作が前記論理部２および論
理部３で交互になおかつ連続して起動されること
により、前記シフトレジスタ４のSR0の出力端お
よびSRi-〓+o+1の出力端から交互に論理“１”あ
るいは論理“０”が交番信号として出力される。
この信号を故障出力回路５に入力し、前記中央処
理装置１Ａの動作が正常として出力する。この回
路例としては、前記交番信号を交流増幅しトラン
ス結合の後全波整流し、この直流電力によりリレ
ーを駆動する公知のものがあるが、故障出力回路
自身が故障した場合に必ず該リレーが駆動されな
い状態に至るなどのフエイルセイフな回路なら
ば、公知の回路に限らずどんな方法の回路でも目
的とする性能が得られる。
理部３で交互になおかつ連続して起動されること
により、前記シフトレジスタ４のSR0の出力端お
よびSRi-〓+o+1の出力端から交互に論理“１”あ
るいは論理“０”が交番信号として出力される。
この信号を故障出力回路５に入力し、前記中央処
理装置１Ａの動作が正常として出力する。この回
路例としては、前記交番信号を交流増幅しトラン
ス結合の後全波整流し、この直流電力によりリレ
ーを駆動する公知のものがあるが、故障出力回路
自身が故障した場合に必ず該リレーが駆動されな
い状態に至るなどのフエイルセイフな回路なら
ば、公知の回路に限らずどんな方法の回路でも目
的とする性能が得られる。
一方、前記論理部２または論理部３のシーケン
ス動作が一時的あるいは連続的に乱れると、前記
左シフトパルスあるいは右シフトパルスの出力数
に過不足が生じ、前記シフトレジスタ４にて左右
方向にシフトされている論理“１”がシフトアウ
トされてしまい、以後前記シーケンス動作が正常
にもどつても、このシフトレジスタ４のSR0の出
力端とSRi-〓+o+1の出力端からは、前記交番信号
が出力されなくなるため、前記故障出力回路５に
より故障が出力される。
ス動作が一時的あるいは連続的に乱れると、前記
左シフトパルスあるいは右シフトパルスの出力数
に過不足が生じ、前記シフトレジスタ４にて左右
方向にシフトされている論理“１”がシフトアウ
トされてしまい、以後前記シーケンス動作が正常
にもどつても、このシフトレジスタ４のSR0の出
力端とSRi-〓+o+1の出力端からは、前記交番信号
が出力されなくなるため、前記故障出力回路５に
より故障が出力される。
また前記論理部２または論理部３のシーケンス
動作が停止した場合にも前記交番信号が得られな
くなるため、前記故障出力回路５により故障が出
力される。
動作が停止した場合にも前記交番信号が得られな
くなるため、前記故障出力回路５により故障が出
力される。
本実施例は、前記中央処理装置１Ａが論理部２
と論理部３に分離された場合であるが、この論理
部２と論理部３が直列に結ばれた形の１組の論理
部として構成された場合でも、また前記論理部２
と論理部３がさらに分離された場合でも、中央処
理装置１Ａが正常動作時には前記シフトレジスタ
４から交番信号が出力されるように構成されるな
らば、いずれにも適用することが可能である。
と論理部３に分離された場合であるが、この論理
部２と論理部３が直列に結ばれた形の１組の論理
部として構成された場合でも、また前記論理部２
と論理部３がさらに分離された場合でも、中央処
理装置１Ａが正常動作時には前記シフトレジスタ
４から交番信号が出力されるように構成されるな
らば、いずれにも適用することが可能である。
第３図は、前記シフトレジスタ４の１ビツト
（以下、SR1という）から（ｉ−α＋ｎ）ビツト
（以下、SRi-〓+oという）までのうちのいずれか
のビツトが論理“１”の状態に故障した場合にそ
の故障を検出するための方法を実施するための回
路構成を示すブロツク図である。
（以下、SR1という）から（ｉ−α＋ｎ）ビツト
（以下、SRi-〓+oという）までのうちのいずれか
のビツトが論理“１”の状態に故障した場合にそ
の故障を検出するための方法を実施するための回
路構成を示すブロツク図である。
図において、前記シフトレジスタ４のSR0の出
力端からの真出力とSR1の出力端からの出力を否
定した偽出力およびSRi-〓+o+1の出力端からの真
出力とSRi-〓+oの出力端からの出力を否定した偽
出力を、それぞれ2AND回路６，７を通して前記
故障出力回路５に入力することにより、前記シフ
トレジスタ４のSR1からSRi-〓+oまでの間のいず
れかのビツトが論理“１”の状態に故障した場合
に、故障したビツトから左右に湧きだす論理
“１”の連続性を前記2AND回路６，７で検知
し、該故障時に誤つた交番信号の出力を阻止する
ものである。
力端からの真出力とSR1の出力端からの出力を否
定した偽出力およびSRi-〓+o+1の出力端からの真
出力とSRi-〓+oの出力端からの出力を否定した偽
出力を、それぞれ2AND回路６，７を通して前記
故障出力回路５に入力することにより、前記シフ
トレジスタ４のSR1からSRi-〓+oまでの間のいず
れかのビツトが論理“１”の状態に故障した場合
に、故障したビツトから左右に湧きだす論理
“１”の連続性を前記2AND回路６，７で検知
し、該故障時に誤つた交番信号の出力を阻止する
ものである。
したがつて、該シフトレジスタ４の故障も前記
故障出力回路５に反映することができる。
故障出力回路５に反映することができる。
以上の説明の如く、本発明は既知のシーケンス
動作をくり返し行う中央処理装置の処理の流れと
連続動作性を同時に監視するとともに、故障出力
回路自身の故障も確実に検出することができ、さ
らに既知の故障検出方法を併用することにより中
央処理装置の持つ大きな特徴を保安系の制御シス
テムへ導入することが容易となり、経済性と信頼
性の向上に大きく貢献することができる。
動作をくり返し行う中央処理装置の処理の流れと
連続動作性を同時に監視するとともに、故障出力
回路自身の故障も確実に検出することができ、さ
らに既知の故障検出方法を併用することにより中
央処理装置の持つ大きな特徴を保安系の制御シス
テムへ導入することが容易となり、経済性と信頼
性の向上に大きく貢献することができる。
また、本発明の方法によれば、ｉ＋α＋ｎ個の
パルスをｉ−α＋ｎ＋１ビツトのシフトレジスタ
で交番信号化できるため回路の簡略化ができ、さ
らに経済性の向上が期待できる。
パルスをｉ−α＋ｎ＋１ビツトのシフトレジスタ
で交番信号化できるため回路の簡略化ができ、さ
らに経済性の向上が期待できる。
第１図は、本発明の方法を実施するための回路
構成を示すブロツク図、第２図は中央処理装置が
正常動作の場合のシフトレジスタの動作を示す説
明図、第３図はシフトレジスタ自身の故障を検知
するための回路構成を示すブロツク図である。 １Ａ…中央処理装置、１Ｂ…故障検出回路、
２，３…論理部、４…シフトレジスタ、５…故障
出力回路、６，７…2AND回路。
構成を示すブロツク図、第２図は中央処理装置が
正常動作の場合のシフトレジスタの動作を示す説
明図、第３図はシフトレジスタ自身の故障を検知
するための回路構成を示すブロツク図である。 １Ａ…中央処理装置、１Ｂ…故障検出回路、
２，３…論理部、４…シフトレジスタ、５…故障
出力回路、６，７…2AND回路。
Claims (1)
- 【特許請求の範囲】 １ ２組みの既知のシーケンス動作を交互に繰り
返して行う中央処理装置において、この中央処理
装置における一方のシーケンス論理動作上の複数
の主要点からｉ個の左シフトパルス次いで、ｉ個
より少ないα個の右シフトパルス更にα個より多
いｎ個の左シフトパルスを出力し、引き続いて他
方のシーケンス動作上の複数の主要点からｎ個の
右シフトパルス、次いでα個の左シフトパルス更
にｉ個の右シフトパルスを出力し、これらの左シ
フトパルス及び右シフトパルスをそれぞれまとめ
て（ｉ−α＋ｎ＋１）ビツトで構成した左右方向
のロジカルなシフトレジスタの左シフト制御入力
端および右シフト制御入力端に入力し、前記シフ
トレジスタの左右いづれか一端のビツトあるいは
全ビツトにあらかじめプリセツトしておいた論理
“１”の信号を前記シーケンス動作を交互に繰り
返して行うことにより、前記シフトレジスタの０
ビツトおよび（ｉ−α＋ｎ＋１）ビツト出力端か
ら交互に交番信号として出力し、この交番信号を
故障出力回路にて正常として出力し、前記シーケ
ンス動作に異常が発生した場合には前記交番信号
が出力されなくなり、この状態を前記故障出力回
路にて故障として出力することを特徴とした中央
処理装置の故障検出法。 ２ ２組の既知のシーケンス動作を交互に繰り返
して行う中央処理装置において、この中央処理装
置における一方のシーケンス論理動作上の複数の
主要点からｉ個の左シフトパルス、次いでｉ個よ
り少ないα個の右シフトパルス更にα個より多い
ｎ個の左シフトパルスを出力し、引き続いて他方
のシーケンス動作上の複数の主要点からｎ個の右
シフトパルス、次いでα個の左シフトパルス更に
ｉ個の右シフトパルスを出力し、これらの左シフ
トパルスおよび右シフトパルスをそれぞれまとめ
て（ｉ−α＋ｎ＋１）ビツトで構成した左右方向
のロジカルなシフトレジスタの左シフト制御入力
端および右シフト制御入力端に入力し、前記シフ
トレジスタの左右いずれか一端のビツトあるいは
全ビツトにあらかじめプリセツトしておいた論理
“１”の信号を前記シーケンス動作を交互にくり
かえして行うことにより、前記シフトレジスタの
０ビツトの真出力と１ビツトの偽出力、及び（ｉ
−α＋ｎ＋１）ビツトの真出力と（ｉ−α＋ｎ）
ビツトの偽出力をそれぞれ2AND回路を通して前
記故障出力回路に出力することにより正常として
出力し、前記シーケンス動作に異常が発生した場
合は、前記シフトレジスタの１ビツトより（ｉ−
α＋ｎ）ビツトまでの各ビツトの論理“１”の故
障が発生した場合に前記交番信号が出力されなく
なり、状態を前記故障出力回路にて故障として出
力することを特徴とした中央処理装置の故障検出
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56038651A JPS57153349A (en) | 1981-03-19 | 1981-03-19 | Failure detecting method for central processing unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56038651A JPS57153349A (en) | 1981-03-19 | 1981-03-19 | Failure detecting method for central processing unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57153349A JPS57153349A (en) | 1982-09-21 |
| JPS628823B2 true JPS628823B2 (ja) | 1987-02-25 |
Family
ID=12531154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56038651A Granted JPS57153349A (en) | 1981-03-19 | 1981-03-19 | Failure detecting method for central processing unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57153349A (ja) |
-
1981
- 1981-03-19 JP JP56038651A patent/JPS57153349A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57153349A (en) | 1982-09-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4447903A (en) | Forward error correction using coding and redundant transmission | |
| JPH02138642A (ja) | デュアル・コンピュータ相互点検システム | |
| JPH0378023B2 (ja) | ||
| US4415884A (en) | Diagnostic circuit for programmable logic safety control systems | |
| JPH0644854A (ja) | スイッチの監視方法及び装置 | |
| US3652988A (en) | Logical system detectable of fault of any logical element therein | |
| US5450419A (en) | Error checking apparatus and method for a serial signal transmission system | |
| JPS628824B2 (ja) | ||
| SU1018253A1 (ru) | Способ получени комбинационных логических схем с безопасным отказом | |
| RU2001509C1 (ru) | Устройство дл контрол последовательности асинхронных импульсных сигналов | |
| US5671348A (en) | Non-vital turn off of vital output circuit | |
| JP3085743B2 (ja) | サイリスタブリッジのバイパスペア制御方法 | |
| JPS58109944A (ja) | 不一致検出回路の故障検知方法 | |
| JP2820005B2 (ja) | クロスコネクト方式 | |
| SU1057946A1 (ru) | Устройство дл контрол дешифратора | |
| JPH0523087B2 (ja) | ||
| SU962959A1 (ru) | Адаптивное резервированное устройство | |
| JPH01238334A (ja) | 自動障害検出切替方式 | |
| SU1136336A1 (ru) | Мажоритарно-резервированное устройство | |
| JPH02104198A (ja) | 直列制御装置 | |
| JP2559571B2 (ja) | フェ−ルセ−フ回路 | |
| SU624256A1 (ru) | Устройство дл определени места неисправности в линии св зи | |
| JP2576539B2 (ja) | 入出力信号監視回路 | |
| SU1076907A1 (ru) | Устройство дл контрол аппаратуры контрол по модулю два | |
| SU1104697A1 (ru) | Устройство дл управлени отключением резервных каналов |