JPS6288433A - Digital-to-analog converter - Google Patents
Digital-to-analog converterInfo
- Publication number
- JPS6288433A JPS6288433A JP60227806A JP22780685A JPS6288433A JP S6288433 A JPS6288433 A JP S6288433A JP 60227806 A JP60227806 A JP 60227806A JP 22780685 A JP22780685 A JP 22780685A JP S6288433 A JPS6288433 A JP S6288433A
- Authority
- JP
- Japan
- Prior art keywords
- output
- gate
- input
- decoding
- gates
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、特に複数の変換周波数のチャネルを有する、
ディジタル−アナログ（以下Ｄ−Ａと省略する）変換装
置に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Industrial Field of Application) The present invention particularly relates to a method having channels of multiple conversion frequencies.
The present invention relates to a digital-to-analog (hereinafter abbreviated as DA) conversion device.
（従来の技術）
従来の、複数の変換周波数、すなわちＤ−Ａ変換の基準
周期の逆数、のチャネルを有するＤ−Ａ変換装置を、第
５図ないし第１０図を参照して説明する。(Prior Art) A conventional DA converter having channels of a plurality of conversion frequencies, that is, reciprocals of the reference period of DA conversion, will be described with reference to FIGS. 5 to 10.
−１＝
第５図は、１ｌｌ−ＴチャネルのＤ−Ａ装置の論理構成
図を示し、各フリップフロツプ（以下Ｔ−ＦＦと省略す
る）１ないし７は、７ビノトのダウンカウンタを構成し
ており、Ｔ−ＦＦ６の非反転出力Ｑ６とＴ−ＦＦ５の反
転出力σ５はＡＮｒｌゲー１−８に、ＡＮＤゲート８の
出力とＴ−ＦＦ４の反転出力Ｑ４はＡＮｒ）ゲート９に
、ＡＮＤゲート９の出力とＴ−ＦＦ３の反転出力Ｑ３は
ＡＮＩ］ゲート１０ニ、ＡＮｒｌゲー１−１０（７）出
力とＴ−ＦＦ ２の反転出力Ｑ２はＡＮｒｌゲート１１
ニ、ＡＮＤゲー１〜１１の出力とＴ−ＦＦ １の反転出
力ζ□はＡＮＤゲート１２にそれぞれ入力されている。-1= FIG. 5 shows a logical configuration diagram of a 1ll-T channel D-A device, and each flip-flop (hereinafter abbreviated as T-FF) 1 to 7 constitutes a 7-bit down counter. , the non-inverted output Q6 of T-FF6 and the inverted output σ5 of T-FF5 are sent to ANrl gate 1-8, the output of AND gate 8 and the inverted output Q4 of T-FF4 are sent to ANr) gate 9, and the output of AND gate 9 and the inverted output Q3 of T-FF3 is ANI] gate 10, and the inverted output Q2 of T-FF 2 is ANrl gate 11.
D. The outputs of the AND gates 1 to 11 and the inverted output ζ□ of the T-FF 1 are input to the AND gate 12, respectively.
また、ＡＮＤゲート１２の出力とクロックパルス人力Ｃ
ＬにはＡＮＤゲート１３に、ＡＮＤゲート１１の出力と
Ｔ−ＦＦｌの非反転出力Ｑ工はＡＮＤゲート１４に、Ａ
ＮＤゲート１０の出力とＴ−ＦＦ ２の非反転出力Ｑ２
はＡＮｒｌゲート１５ニ、ＡＮＤゲート９の出力とＴ−
ＦＦ３（７）非反転出力Ｑ３はＡＮｒ）ゲート１６ニ、
ＡＮｒｌゲート８の出力とＴ−ＦＦ ４の非反転出力
Ｑ４はＡＮＤゲート１７に、Ｔ−ＦＦ ５の非反転出力
Ｑ５とＴ−ＦＦ ６の非反転出力Ｑ６はＡＮＤゲート１
８にそれぞれ入力されている。さらに、ＡＮＤゲート１
３の出力ＤＥｏとディジタル入力Ｄ１はＮＡＮＤゲート
１９に、ＡＮＤゲート１４の出力ＤＥ１とディジタル入
力Ｄ２はＮＡＮＩ’）ゲート２０に、ＡＮＤゲート１５
の出力ＤＥ２とディジタル入力Ｄ３はＮＡＮＤゲート２
１に、ＡＮＤゲート１６の出力ＤＥ３とディジタル入力
Ｄ４はＮＡＮＤゲート２２に、ＡＮＤゲート１７の出力
ＤＥ４とディジタル人力り、はＮＡＮＤゲート２３に、
ＡＮＤゲート１８の出力ＤＥ、とディジタル入力Ｄ６は
ＮＡＮＤゲート２４に、Ｔ−ＦＦ ６の反転出力Ｑ６と
ディジタル入力Ｄ７はＮＡＮＤゲート２５にそれぞれ入
力されている。また、各ＮＡＮＤゲート１９ないし２５
の出力は、多入力ＮＡＮＤゲート２６に入力されている
。In addition, the output of the AND gate 12 and the clock pulse C
The output of the AND gate 11 and the non-inverted output of T-FFl are connected to the AND gate 14,
Output of ND gate 10 and non-inverted output Q2 of T-FF 2
is the output of ANrl gate 15, AND gate 9, and T-
FF3 (7) non-inverting output Q3 is ANr) gate 16,
The output of ANrl gate 8 and the non-inverting output Q4 of T-FF 4 are connected to AND gate 17, and the non-inverting output Q5 of T-FF 5 and the non-inverting output Q6 of T-FF 6 are connected to AND gate 1.
8 respectively. Furthermore, AND gate 1
The output DEo and the digital input D1 of the AND gate 14 are connected to the NAND gate 19, the output DE1 and the digital input D2 of the AND gate 14 are connected to the NANI') gate 20, and the AND gate 15
The output DE2 and digital input D3 are NAND gate 2
1, the output DE3 of the AND gate 16 and the digital input D4 are connected to the NAND gate 22, the output DE4 of the AND gate 17 and the digital input are connected to the NAND gate 23,
The output DE of the AND gate 18 and the digital input D6 are input to the NAND gate 24, and the inverted output Q6 and the digital input D7 of the T-FF 6 are input to the NAND gate 25, respectively. In addition, each NAND gate 19 to 25
The output of is input to a multi-input NAND gate 26.
一方、Ｔ−ＦＦ ７の非反転出力Ｑ７とディジタル入力
ＤｌｌはＮＡＮＤゲート２７に、Ｔ−ＦＦ ７の反転出
力Ｑ７とディジタル入力Ｄ８を入力とするインバータ２
８の出力とともにＮＡＮＤゲート２９に、多入力ＮＡＮ
Ｄゲート２６の出力とＮＡＮＤゲート２７の出力はＮＡ
ＮＤゲート３０に、ＮＡＮｒ）ゲート２９の出力とＮＡ
ＮＤゲート３０の出力はＮＡＮＤゲート３１にそれぞれ
入力され、ＮＡＮＤゲート３１の出力は、Ｄ−Ａ変換さ
れたアナログ信号（以下ＢＰＭ−ＯＵＴと省略する）と
して、出力端子３２から出力される。On the other hand, the non-inverting output Q7 of T-FF 7 and the digital input Dll are connected to the NAND gate 27, and the inverter 2 which inputs the inverting output Q7 of T-FF 7 and the digital input D8 is connected to the NAND gate 27.
A multi-input NAN is connected to the NAND gate 29 together with the output of
The output of the D gate 26 and the output of the NAND gate 27 are NA
ND gate 30, NANr) output of gate 29 and NA
The outputs of the ND gates 30 are respectively input to the NAND gates 31, and the outputs of the NAND gates 31 are outputted from the output terminal 32 as a DA converted analog signal (hereinafter abbreviated as BPM-OUT).
なお、Ｔ−ＦＦ １のクロック端子Ｔよには、クロック
パルス人力ＣＬＫが入力されている。Note that the clock pulse CLK is input to the clock terminal T of the T-FF 1.
各ＡＮＤゲート８ないし１８は、いわゆる、ビット重み
付きデコーダであり、ＡＮＤゲート１８の出力端子には
、ダウンカウンタのバイナリの出力信号［Ｑ１０．］が
［１１］および［０１］であるときの２回にわたって非
反転出力Ｑ５が出力され、ＡＮｒｌゲート１７の出力端
子には、ダウンカウンタの出力信号［Ｑ、Ｑ、Ｑ、］が
［１１，０］および［Ｑ０１Ｆであるときの２回にわた
って非反転出力Ｑ４が出力され、ＡＮＤゲート１６の出
力端子には、ダウンカウンタの出力信号［Ｑ、Ｑ、Ｑ、
Ｑ、］が［１１００１および［０１００］であるときの
２回にわたって非反転出力Ｑ３が出力され、ＡＮｒ）ゲ
ート１５の出力端子には、ダウンカウンタの出力［Ｑ、
Ｑ１０． Ｑ。Each AND gate 8 to 18 is a so-called bit-weighted decoder, and the output terminal of the AND gate 18 receives the binary output signal [Q10. ] is [11] and [01], the non-inverted output Q5 is output twice, and the output terminal of the ANrl gate 17 receives the output signal [Q, Q, Q, ] of the down counter when [11, 0] and [Q01F, and the output terminal of the AND gate 16 receives the down counter output signal [Q, Q, Q,
The non-inverted output Q3 is output twice when Q, ] is [11001 and [0100], and the output terminal of the down counter [Q,
Q10. Q.
Ｑ、］が［１１０００１および［０１０００１であると
きの２回にわたって非反転出力Ｑ２が出力され、ＡＮＤ
ゲート１４の出力端子には、ダウンカウンタの出力［Ｑ
１０．Ｑ１０．Ｑ、Ｑ、］が［１，１００００］および
［０１００００１であるときの２回にわたって非反転出
力Ｑ１が出力され、ＡＮＤゲート１３の出力端子には、
ダウンカウンタの出力［Ｑ１０．Ｑ、Ｑ、Ｑ３Ｑ、Ｑ□
］が［１１０００００１および［０１０００００］であ
るときの２回にわたってクロックパルス入力ＣＬＫが出
力される。The non-inverted output Q2 is output twice when Q, ] is [110001 and [010001, and
The output terminal of the gate 14 is connected to the output [Q
10. Q10. The non-inverted output Q1 is output twice when Q, Q, ] is [1,10000] and [0100001, and the output terminal of the AND gate 13 has the following:
Down counter output [Q10. Q, Q, Q3Q, Q□
] is [11000001 and [0100000], and the clock pulse input CLK is output twice.
すなわち、ＡＮＤゲート１４の出力パルスはＡＮＤゲー
ト１３の出力パルスに対して、ＡＮＤゲート１５の出力
パルスはＡＮＤゲート１４の出力パルスに対して、ＡＮ
Ｄゲート１６の出力パルスはＡＮＤゲート１５の出力パ
ルスに対して、ＡＮＤゲート１７の出力パルスはＡＮＤ
ゲート１６の出力パルスに対して、ＡＮＤゲート１８の
出力パルスはＡＮＤゲート１７の出力パルスに対してそ
れぞれ重み付けがされている。That is, the output pulse of the AND gate 14 is the output pulse of the AND gate 13, and the output pulse of the AND gate 15 is the output pulse of the AND gate 14.
The output pulse of the D gate 16 is the output pulse of the AND gate 15, and the output pulse of the AND gate 17 is the AND
The output pulse of AND gate 18 is weighted with respect to the output pulse of AND gate 17 with respect to the output pulse of gate 16 .
第６図は、第５図に示す単一チャネルのＤ−Ａ装置の動
作を説明するためのタイミングチャートを示し、ＣＬＫ
はクロック入力パルスの波形を、Ｑ□ないしＱ７は７ビ
ツトカウンタの出力波形を、ＤＥｏないしＤＥ、は各Ａ
ＮＤゲート１３ないし１８を含むデコーダの出力波形を
示す。FIG. 6 shows a timing chart for explaining the operation of the single channel D-A device shown in FIG.
is the waveform of the clock input pulse, Q□ to Q7 is the output waveform of the 7-bit counter, and DEo to DE are each A
The output waveform of a decoder including ND gates 13 to 18 is shown.
なお、各ＮＡＮＩＩゲート１９ないし２５は、それぞれ
の両方の入力端子の論理レベルが“Ｈ”になったときに
出力を発生する論理積ゲートを構成しており、また多入
力ＮＡＮＯゲート２６は、全入力の論理レベルが“Ｈ”
になったときに出力を発生する検出ゲートを構成してい
る。一方、インバータ２８と各ＮＡＮＤゲート２７．２
９．３０は、入力ディジタルコードの最上位ビット（以
下ＭＳＢと省略する）の値に応じて、多入力ＮＡＮＤゲ
ート２６の有効作動領域を決定する選択ゲートを構成し
ている。ディジタル人力Ｄ□ないしＤ８のＭＳＢである
入力り、の論理レベルが“Ｉ］”になったときには、Ｎ
ＡＮＤゲート２９の出力の論理レベルは、一義的に”
）ｒ″″に固定され、さらに７ビツトダウンカウンタの
ＭＳロ出力Ｑ７の論理レベルが“Ｈ”になったときには
、ＮＡＮＤゲート２７の出力の論理レベル“■、”とな
り、出力端子３２の８門・０［ＩＴの論理レベルも“■
、′となり、また、７ビツトダウンカウンタのＭＳｎ出
力Ｑ□の論理レベルが“Ｌ”のときには、ＮＡＮＩＩゲ
ート２７の出力は、−ｍ的に１１ ＨＩＩとなるので、
出力端子３２には多久力ＮＡＮＩ）ゲ−ト２６の出力の
論理レベルがＢＰＭ・０ＩＪＴとして現われる。一方入
力ディジタルコードのＭＳＢ入力Ｄ８の論理レベルが（
ＩＬ”のときには、ＮＡＮＤゲート２７の出力は、一義
的に１１ ＨＩ＋に固定され、出力端子３２には、ＮＡ
ＮＯゲート３０の出力の反転信号が現われる。Note that each of the NAN II gates 19 to 25 constitutes an AND gate that generates an output when the logic level of both of its input terminals becomes "H", and the multi-input NANO gate 26 Input logic level is “H”
It constitutes a detection gate that generates an output when the On the other hand, the inverter 28 and each NAND gate 27.2
9.30 constitutes a selection gate that determines the effective operating region of the multi-input NAND gate 26 according to the value of the most significant bit (hereinafter abbreviated as MSB) of the input digital code. When the logic level of the input, which is the MSB of digital input D□ to D8, becomes “I”, N
The logic level of the output of the AND gate 29 is uniquely "
) r″″, and when the logic level of the MS low output Q7 of the 7-bit down counter becomes “H”, the logic level of the output of the NAND gate 27 becomes “■,” and the 8 gates of the output terminals 32・0 [The logical level of IT is also “■
, ', and when the logic level of the MSn output Q□ of the 7-bit down counter is "L", the output of the NANII gate 27 becomes 11 HII in terms of -m.
At the output terminal 32, the logic level of the output of the NANI) gate 26 appears as BPM.0IJT. On the other hand, the logic level of the MSB input D8 of the input digital code is (
IL", the output of the NAND gate 27 is uniquely fixed to 11 HI+, and the output terminal 32 has NA
An inverted signal of the output of NO gate 30 appears.
すなわち、７ビツトダウンカウンタのＭＳＢ出力Ｑ７の
論理レベルが“丁、′のときには、ＮＡＮＤゲート２９
の出力の論理レベルが“Ｌ”となるので、多入力ＮＡＮ
Ｄゲート２６の出力に関係なく、出力端子３２の論理レ
ベルはＩＩＨ”となり、また、７ビツトダウンカウンタ
のＭＳＢ出力Ｑ７の論理レベルがｒｔＨ”のときには、
ＮＡＮＤゲート２９の出力がｌ（Ｈ”となり、出力端子
３２には、多入力ＮＡＮＤゲート２６の出力がＢＰＭ・
０１ＪＴとして現われる。That is, when the logic level of the MSB output Q7 of the 7-bit down counter is "D,", the NAND gate 29
Since the logic level of the output becomes “L”, multi-input NAN
Regardless of the output of the D gate 26, the logic level of the output terminal 32 is "IIH", and when the logic level of the MSB output Q7 of the 7-bit down counter is "rtH",
The output of the NAND gate 29 becomes l (H”), and the output of the multi-input NAND gate 26 becomes BPM/
Appears as 01JT.
例えば、入力ディジタルコードＤ□ないしＤＢが、＋５
を表わす、［０００００１０１１のときは、７ビツトダ
ウンカウンタのＭＳＢ出力の論理レベルが“Ｔ−Ｔ”で
ある期間中は、入力Ｄ１とＤ：４以外の入力ディジタル
コードＤ２．Ｄ４ないしＤ６の論理レベルは′Ｌ″であ
るから、各ＮＡＮＤゲート２０．２２ないし２５の出力
の論理レベルは一義的に”Ｈ”となり、各ＡＮＩ′）ゲ
ート１３．１５の出力の論理レベルが“Ｈ”である期間
中のみ、各ＮＡＮｎゲート１９．２１の出力の論理レベ
ルが“Ｌ”となり、各ＮＡＮＤゲート１９ないし２５の
負論理論理和として、多入力Ｎ Ａ Ｎ ＋１ゲート２
６の出力が論理レベル“Ｈ”で出力される。また、入力
ディジタルコード１）１ないしＤ８が、−６を表わす、
［１１１，Ｉ 、１．０１０］のときは、７ビツトダウ
ンカウンタのＭＳロ出力Ｑ７の論理レベルがｒｔＬ”で
、かつ、Ｔ−ＦＦ ６の反転出力ＱＧの論理レベルがｔ
ｌ Ｌ Ｉ＋である期間中は、各人力Ｄ□、■〕３以外
の入力ディジタルコードＤ、、Ｄ４ないしＤ８の論理レ
ベルは’ Ｔｌ ”であるから、各ＡＮＤゲート１４゜
１６ないし１８の出力の論理レベル“Ｈ”により、それ
ぞれ各ＮＡＮｒｌゲート２０．２２ないし２４の何れか
の出力の論理レベルを“ｒ、″にし、各ＡＮＤゲート１
３゜１５の出力の論理レベルが“Ｈ”である期間中のみ
、多入力ＮＡＮｒｌゲー１−２６の全入力が論理レベル
“Ｉ（”になるので、各ＮＡＮｒｌゲート１９ないし２
５の正論理論理和として、多入力ＮＡＮＤゲート２６の
出力は論理レベル“Ｌ”で出力される。For example, input digital code D□ or DB is +5
represents [000001011, during the period when the logic level of the MSB output of the 7-bit down counter is "T-T", the input digital codes D2 . Since the logic level of D4 to D6 is 'L', the logic level of the output of each NAND gate 20, 22 to 25 is uniquely 'H', and the logic level of the output of each ANI') gate 13, 15 is 'H'. Only during the "H" period, the logic level of the output of each NAND gate 19.21 becomes "L", and as the negative OR of each NAND gate 19 to 25, the multi-input N A N +1 gate 2
6 is output at logic level "H". In addition, the input digital code 1) 1 to D8 represents -6,
When [111, I, 1.010], the logic level of the MS low output Q7 of the 7-bit down counter is rtL", and the logic level of the inverted output QG of T-FF 6 is t.
During the period of L I+, the logic level of the input digital codes D, , D4 to D8 other than 3 is 'Tl', so the output of each AND gate 14°16 to 18 is The logic level "H" sets the logic level of any one of the outputs of each NANrl gate 20, 22 to 24 to "r," and each AND gate 1
Only during the period when the logic level of the output of 3.15 is "H", all inputs of the multi-input NANrl gates 1-26 are at logic level "I(", so each NANrl gate 19 to 2
5, the output of the multi-input NAND gate 26 is output at logic level "L".
第７図は、従来の単一チャネルのＤ−Ａ装置の。FIG. 7 shows a conventional single channel DA device.
主な入力ディジタルコードに対応する出力信号波形のタ
イミングチャートを示すが、入力ディジタルコードＤ□
ないしＤ８をいろいろに変化させたとき、出力信号ＢＰ
Ｍ・ＯＵＴの基準周期に対するアクティブレベル期間は
、前記入力ディジタルコードの数値に対応して変化する
。The timing chart of the output signal waveform corresponding to the main input digital codes is shown, but the input digital code D□
or when D8 is changed in various ways, the output signal BP
The active level period with respect to the reference period of M.OUT changes in accordance with the numerical value of the input digital code.
また、第５図に示すようなり−Ａ変換装置で、基準周期
の異なる複数のチャネルのディジタルコードをＤ−Ａ変
換しようとすると、各チャネル毎にカウンタのデコーデ
ィングゲートが必要である。−例として、基準周期が４
倍異なる２種類のチャネルのＤ−＾変換装置について、
第８図を参照して、説明する。Furthermore, when attempting to DA convert digital codes of a plurality of channels having different reference periods using a -A converter as shown in FIG. 5, a counter decoding gate is required for each channel. - As an example, if the reference period is 4
Regarding the D-^ conversion device with two types of channels with different times,
This will be explained with reference to FIG.
第８図は、２種類のチャネルのＤ−Ａ装置の論理構成図
を示し、基準周期側のＤ−Ａ変換装置は、第５図に示す
機械と同一であるので説明を省略する。FIG. 8 shows a logical configuration diagram of a DA device for two types of channels, and since the DA converter on the reference period side is the same as the machine shown in FIG. 5, its explanation will be omitted.
一方の、基準周期を４倍にした側のＤ−Ａ変換装置は、
ダウンカウンタ３３．３４を２段追加した９ピット・ダ
ウンカウンタとし、各デコーディングゲート３５ないし
４５の各ＡＮＤゲートの入力端子は、各デコーディング
ゲート８ないし１８の各ＡＮＤゲートの入力端子に対し
て、各カウンタの出力端子が２ビツトずつシフトされて
いる。すなわち、ＡＮＤゲート４５の出力端子には、前
記９ビツト・ダウンカウンタの出力信号［ＱＩＩＱ８］
が［１１］および［０１］であるときの２回にわたって
、Ｔ−ＦＦ ７の非反転出力Ｑ７が、ＡＮＤゲート１８
の出力の４倍のパルス幅で出力され、 ＡＮＤゲート４
４の出力端子には、前記９ビツト・ダウンカウンタの出
力信号［Ｑ、 Ｑ。On the other hand, the D-A converter on the side where the reference period is quadrupled,
The down counters 33 and 34 are 9-pit down counters with two additional stages, and the input terminals of each AND gate of each decoding gate 35 to 45 are connected to the input terminal of each AND gate of each decoding gate 8 to 18. , the output terminal of each counter is shifted by 2 bits. That is, the output terminal of the AND gate 45 receives the output signal [QIIQ8] of the 9-bit down counter.
Twice when is [11] and [01], the non-inverted output Q7 of T-FF 7 is output to AND gate 18.
It is output with a pulse width four times that of the output of AND gate 4.
The 9-bit down counter output signal [Q, Q.
Ｑ、］が［１１０コおよび［０１０１であるときの２回
にわたって、Ｔ−ＦＦ ６の非反転出力Ｑ６が、ＡＮＤ
ゲート１７の出力の４倍のパルス幅で出力され。Twice when Q, ] is [110 and [0101], the non-inverting output Q6 of T-FF 6 is AND
It is output with a pulse width four times that of the output of gate 17.
ＡＮＤゲート４３の出力端子には、前記９ビツト・ダウ
ンカウンタの出力信号［Ｑ、Ｑ、Ｑ７Ｑ、］が［１１０
０］および［０１００］であるときの２回にわたって、
Ｔ−ＦＦ５の非反転出力Ｑｓが、＾ＮＤゲート１６の出
力の４倍のパルス幅で出力され、ＡＮＤゲート４２の出
力端子には、前記９ビツト・ダウンカウンタの出力信号
［Ｑ、Ｑ、Ｑ７Ｑ、Ｑ、］が［１１゜００］および［０
１，０００］であるときの２回にわたって、Ｔ−ＦＦ４
の非反転出力Ｑ４が、ＡＮＤゲート１５の出力の４倍の
パルス幅で出力され、ＡＮＤゲート旧の出力端子には、
前記９ビツト・ダウンカウンタの出力信号［Ｑ、 Ｑ、
Ｑ７ＱＧＱ５Ｑ、コが［１１ｏｏｏｏコおよび［０１
，００００］であるときの２回にわたって、Ｔ−ＦＦ
３の非反転出力Ｑ３が、ＡＮＤゲート１４の出力の４倍
のパルス幅で出力され、ＡＮＤゲート４０の出力端子に
は、前記９ビツト・ダウンカウンタの出力信号［Ｑ、Ｑ
ＩＩＱ７Ｑ６Ｑ、Ｑ、Ｑ、］が［１１０００００］ お
ｃｌ：び［０１０００００］であるときの２回にわたっ
て、Ｔ−ＦＦ ２の非反転出力Ｑ２が、ＡＮＤゲート１
３の出力の４倍のパルス幅で出力される。従って、ＡＮ
Ｄゲート旧のデコーディングはＡＮｒｌゲート４０のデ
コーディングに対してビット重み付けをされており、同
様に、ＡＮＤゲート４２のデコーディングはＡＮＤゲー
ト４１のデコーディングに対し、ＡＮｒ）ゲート４３の
デコーディングはＡＮＤゲート４２のデコーディングに
対し、ＡＮＤゲート４４のデコーディングけＡＮｎゲー
ト４３のデコーディングに対し、ＡＮＤゲート４５のデ
コーディングはＡＮｒ］ゲート４４のデコーディングに
対して、それぞれの出力発生期間中にビット重み付けを
されている。すなわち、各デコーディングゲー１〜４０
ないし４５の出力端子には、各デコーディングゲート１
３ないし１８の出力信号の４倍周期で４倍パルス幅の信
号が出力される。なお、各ＮＡＮＤゲート４６ないし５
２は、各ＮＡＮＤゲート１９ないし２５と、多入力Ｎ
Ａ Ｎ １１ゲート５３は多入力ＮＡＮＤゲート２６と
、インバータ５４はインバータ２８と、各ＮＡＮＩ）ゲ
ート５５ないし５８は各ＮＡＮＯゲー１−２７、２９な
いし３１と、それぞれ同様の動作を行うので説明を省略
する。The output terminal of the AND gate 43 receives the output signal [Q, Q, Q7Q, ] of the 9-bit down counter at [110
0] and [0100] twice,
The non-inverted output Qs of the T-FF5 is outputted with a pulse width four times that of the output of the ND gate 16, and the output terminal of the AND gate 42 receives the output signal [Q, Q, Q7Q] of the 9-bit down counter. , Q, ] is [11°00] and [0
1,000] twice, T-FF4
The non-inverted output Q4 of is outputted with a pulse width four times that of the output of the AND gate 15, and the output terminal of the old AND gate is
The output signal of the 9-bit down counter [Q, Q,
Q7QGQ5Q, Ko is [11oooo Ko and [01
,0000] twice, T-FF
The non-inverted output Q3 of 3 is output with a pulse width four times that of the output of the AND gate 14, and the output terminal of the AND gate 40 receives the output signal [Q, Q
IIQ7Q6Q, Q, Q, ] is [1100000] and [0100000], the non-inverting output Q2 of T-FF 2 is output to AND gate 1
It is output with a pulse width four times that of the output of No. 3. Therefore, A.N.
The decoding of the D gate old is bit-weighted relative to the decoding of the ANrl gate 40; similarly, the decoding of the AND gate 42 is bit-weighted relative to the decoding of the AND gate 41, and the decoding of the ANr) gate 43 is For the decoding of the AND gate 42, the decoding of the AND gate 44; Bit weighted. That is, each decoding game 1 to 40
Each decoding gate 1 is connected to the output terminals 1 to 45.
A signal with four times the pulse width is outputted at four times the cycle of the 3 to 18 output signals. Note that each NAND gate 46 to 5
2, each NAND gate 19 to 25 and multiple input N
The A N 11 gate 53 operates in the same manner as the multi-input NAND gate 26, the inverter 54 operates in the same manner as the inverter 28, and each NANI) gate 55 to 58 operates in the same manner as each NANO game 1-27, 29 to 31, so a description thereof will be omitted. do.
第９図は、各デコーディングゲート４０ないし４６の出
力波形を示す、２種類のチャネルの１）−Ａ変換装置の
タイミングチャー１〜を、第１０図は、２種類のチャネ
ルのｎ−Ａ変換装置の主な人力ディジタルコードに対応
する出力信号波形のタイミングチャートを示す。FIG. 9 shows the output waveforms of each decoding gate 40 to 46, and the timing charts 1 to 1 of the 1)-A conversion device for two types of channels, and FIG. 10 shows the n-A conversion for two types of channels. A timing chart of output signal waveforms corresponding to the main manual digital codes of the device is shown.
（発明が解決しようとする問題点）
前記従来のｒｌ−Ａ変換装置は、ディジタルコードの数
を増加すると、ゲート数が増加し、消費電力が増加する
という問題点があった。−
（問題点を解決するための手段）
前記問題点を解決するために、本発明は、入力ディジタ
ルコードの数値に対応して、基準周期あたりの出力信号
のアクティブレベル期間が変化するように構成したＤ−
Ａ変換装置により、変換周波数の異なる複数チャネルの
出力にデコーディングゲートを共用させた、従来より、
ゲート数の少ないＤ−Ａ変換装置を提供するものである
。(Problems to be Solved by the Invention) The conventional RL-A conversion device has a problem in that increasing the number of digital codes increases the number of gates and increases power consumption. - (Means for solving the problem) In order to solve the above problem, the present invention is configured such that the active level period of the output signal per reference period changes in accordance with the numerical value of the input digital code. D-
Conventionally, the A conversion device shared the decoding gate for the output of multiple channels with different conversion frequencies.
The present invention provides a DA converter with a small number of gates.
（作 用）
前記構成により、変換周波数の異なる複数チャネルの間
で、足りないデコーディング出力は追加し、余分なデコ
ーディング出力は禁止することにより、デコーディング
ゲートを共用することになる。(Function) With the above configuration, decoding gates are shared between a plurality of channels having different conversion frequencies by adding insufficient decoding outputs and prohibiting redundant decoding outputs.
（実施例）
本発明のｒ）−Ａ変換装置を、第１図ないし第４図を参
照して説明する。(Example) The r)-A conversion device of the present invention will be explained with reference to FIGS. 1 to 4.
第１図は、本発明のＤ−Ａ装置の論理構成図を示し、従
来例と同一機能のゲート、Ｔ−ＦＦは第８図と同一番号
で示し、詳細な説明は省略する。各Ｔ−ＦＦ１ないし７
．３３．３４からなる９ビツト・ダウンカウンタのデコ
ーディングゲ−１〜である各ＡＮＤゲート８ないし１８
の群Ａは、従来例と同一機能であるが、一方の入力端子
に入力される信号が、従来例のＴ−ＦＦ ６の非反転出
力Ｑ６に対し、本発明ではトＦＦ６の反転出力Ｑ６とな
っている。これは、Ｄ−Ａ変換の基準周期を４倍にした
例の出力波形が、従来例の出力波形と同一になるために
したのであり、Ｔ−ＦＦ ６の非反転出力Ｑ６でもよい
。FIG. 1 shows a logical configuration diagram of the DA device of the present invention, and gates and T-FFs having the same functions as those in the conventional example are indicated by the same numbers as in FIG. 8, and detailed explanations thereof will be omitted. Each T-FF1 to 7
．． Each AND gate 8 to 18 is a decoding game 1 of a 9-bit down counter consisting of 33.34
Group A has the same function as the conventional example, but the signal input to one input terminal is the inverted output Q6 of T-FF6 in the present invention, whereas the signal input to one input terminal is the non-inverted output Q6 of T-FF6 in the conventional example. It has become. This was done so that the output waveform of the example in which the reference period of D-A conversion is quadrupled is the same as the output waveform of the conventional example, and the non-inverted output Q6 of T-FF 6 may also be used.
第２図は、名デコーディングゲート１３ないし１８の各
出力ＤＥ、”ないしＤＥ、’″の波形を、各ダウンカウ
ンタの出力Ｑ１ないしＱ７とともに示す、本発明のＤ−
Ａ変換装置の動作のタイミングチャートを示し、第３図
は、本発明のｒ）−Ａ変換装置の主な出力波形のタイミ
ングチャートを示すが、従来例と比べて、出力される場
所とパターンが異なっている。FIG. 2 shows the waveforms of the respective outputs DE, `` through DE,'' of the decoding gates 13 through 18, together with the outputs Q1 through Q7 of the respective down counters, according to the present invention.
A timing chart of the operation of the A converter is shown, and FIG. 3 shows a timing chart of the main output waveforms of the r)-A converter of the present invention. Compared to the conventional example, the output location and pattern are different. It's different.
第１図において、Ｔ−ＦＦ３３の非反転出力ＱＢと、Ｔ
−ＦＦ７の非反転出力Ｑ７はＡＮＤゲート５９に入力さ
れ、Ｔ−ＦＦ３３の非反転出力Ｑ６と、Ｔ−ＦＦ ７の
反転出力Ｑ７とＴ−ＦＦ ６の非反転出力ＱＧはＡＮＤ
ゲート６０に入力され、Ｔ−ＦＦ３３の非反転出力Ｑ８
と、Ｔ−ＦＦ ７の反転出力Ｑ７はＡＮＩ）ゲート６１
に入力され、基準周期がＴ−ＦＦ７の非反転出力Ｑ７と
同期である側のデコーディングゲート群Ａの下位から３
ビツト目のＡＮＤゲート１５の出力ＤＥ２”とＡＮＤゲ
ート６１の出力はＡＮＤゲート６２に入力され、デコー
ディングゲート群Ａの下位から４ビツト目のＡＮＤゲー
ト１６の出力ＤＥ、”とＡＮＤゲート６１の出力はＡＮ
Ｄゲート６３に入力され、デコーディングゲート群Ａの
下位から５ビツト目のＡＮｒ）ゲート１７の出力ＤＥ４
”とＡＮＤゲート６１の出力はＡＮｒ）ゲート６４に入
力され、デコーディングゲート群への下位から６ビツト
目のＡＮｒ）ゲート１８の出力Ｄ Ｅ５”とＡＮＤゲー
ト６１の出力はＡＮＤゲート６５に入力される。また、
ＡＮＤゲート６２の出力ＤＥｏ’とディジタル人力Ｄ工
′はＮＡＮＯゲート６６に入力され、ＡＮＤゲート６３
の出力Ｄ Ｅ２’とディジタル入力Ｄ２′はＮＡＮＯゲ
ート６７に入力され、ＡＮＤゲート６４の出力Ｄ Ｅ
２’とディジタル入力０３′はＮＡＮＤゲート６８に入
力され、ＡＮＤゲート６５の出力１−Ｉ Ｅ３’とディ
ジタル入力［）４′はＮＡＮＤゲート６９に人力され、
ＡＮＤゲート６０の出力ＤＥ４′とディジタル人力１）
、′はＮＡＮＤゲー１−７０に人力され、ＡＮＤゲー１
へ５９の出力ＤＥ、、’とディジタル入力Ｄ６′はＮＡ
ＮＩ）ゲート７１に人力され、１’ −Ｆ Ｆ ３ ：
ｌの反転出力ＱＢとディジタル入力Ｄ７′はＮＡＮｌ′
ｌゲート７２に入力され、各ＮＡＮ１１ゲート６６ない
し７２の出力は多入力ＮＡＮＤゲート７３にそれぞれ人
力されている。また、インバータ７４および極性選択の
各ゲート７５ないし７８の接続は、従来例のインバータ
５４および名ＮＡＮＤゲー１〜５５ないし５８の接続と
同様である。In FIG. 1, the non-inverted output QB of T-FF33 and T
The non-inverted output Q7 of -FF7 is input to the AND gate 59, and the non-inverted output Q6 of T-FF33, the inverted output Q7 of T-FF 7, and the non-inverted output QG of T-FF 6 are ANDed.
Input to gate 60, non-inverting output Q8 of T-FF33
and the inverted output Q7 of T-FF 7 is ANI) gate 61
, and the reference period is synchronized with the non-inverting output Q7 of T-FF7 from the lower three of the decoding gate group A.
The output DE2'' of the AND gate 15 of the bit 15 and the output of the AND gate 61 are input to the AND gate 62, and the output DE2'' of the AND gate 16 of the 4th bit from the bottom of the decoding gate group A and the output of the AND gate 61 are input to the AND gate 62. is AN
The output DE4 of the gate 17 is input to the D gate 63 and is the 5th bit from the bottom of the decoding gate group A.
” and the output of the AND gate 61 are input to the AND gate 64, and the output of the 6th low-order ANr) gate 18 to the decoding gate group is input to the AND gate 65. Ru. Also,
The output DEo' of the AND gate 62 and the digital manual input D' are input to the NANO gate 66, and the output DEo' of the AND gate 63 is input to the NANO gate 66.
The output DE2' and the digital input D2' are input to the NANO gate 67, and the output DE2' of the AND gate 64 is input to the NANO gate 67.
2' and the digital input 03' are input to the NAND gate 68, and the output 1-I E3' of the AND gate 65 and the digital input [)4' are input to the NAND gate 69.
Output DE4' of AND gate 60 and digital input 1)
, ' is manually applied to NAND game 1-70, and AND game 1
59 outputs DE, ,' and digital input D6' are NA
NI) Manually applied to gate 71, 1' -F F 3 :
The inverted output QB of l and the digital input D7' are NANl'
The output of each NAN11 gate 66 to 72 is input to a multi-input NAND gate 73, respectively. Further, the connections between the inverter 74 and each of the polarity selection gates 75 to 78 are similar to the connections between the inverter 54 and the NAND gates 1 to 55 to 58 in the conventional example.
ＡＮＤゲート５９の出力端子には、９ピッ１−・ダウン
カウンタの出力［Ｑ、ＱＢ］が［１１］および［０１］
であることきの２回に才）たって、Ｔ−ＦＦ ７の非反
転出力Ｑ７が出力され、ＡＮｎゲート６０の出力端子に
は、９ピツ］〜・ダウンカウンタの出力［Ｑ９ＱＩＩＱ
７］が［１，１０］および［０１０］であるときの２回
にわたって、Ｔ−Ｆ’Ｆ６の非反転出力Ｑ６が出力され
る。次に各ＡＮＤゲート６２ないし６５の出力端子には
、デコーディングゲート群Ａの下位から３ビツトないし
６ビツト目の出力信号のうち、Ｔ−ＦＦ３３の非反転出
力Ｑ８、あるいはＴ−ＦＦ ７の反転出力Ｑ７が論理レ
ベルＩｔ Ｌ ＩＩ以外のときに出力信号が出力される
ので、ＡＮＤゲート６２ないし６５の出力端子には、従
来例のデコーディングゲート群Ｂの各ＡＮＤゲート４０
ないし４３の出力信号と同様の出力信号が得られる。The output terminal of the AND gate 59 has the outputs [Q, QB] of the 9-pin 1-down counter as [11] and [01].
2 times), the non-inverted output Q7 of the T-FF 7 is output, and the output terminal of the ANn gate 60 receives the output of the down counter [Q9QIIQ
7] is [1, 10] and [010], the non-inverted output Q6 of T-F'F6 is output twice. Next, the output terminals of the AND gates 62 to 65 receive either the non-inverted output Q8 of the T-FF 33 or the inverted output of the T-FF 7, among the output signals of the 3rd to 6th bits from the bottom of the decoding gate group A. Since the output signal is output when the output Q7 is at a logic level other than It L II, the output terminals of the AND gates 62 to 65 are connected to the respective AND gates 40 of the conventional decoding gate group B.
An output signal similar to that of 43 to 43 is obtained.
第４図は、各デコーディングゲート５９．６０．６２な
いし６５の出力波形を示した、本発明のＤ−Ａ変換装置
のタイミングチャートを示す。FIG. 4 shows a timing chart of the D/A converter of the present invention, showing the output waveforms of each decoding gate 59, 60, 62 to 65.
前記のように、本発明によれば、従来例より少ないゲー
ト数で、また、少ない消費電力でＤ−Ａ変換装置を構成
作動することができる。なお、本実施例は基準周期が４
倍異なる場合を説明したが、基準周期が２倍異なる場合
は、共用できるビット数がさらに１ビット増えるので、
ゲート数をさらに減少することができる。As described above, according to the present invention, it is possible to construct and operate a D-A converter with a smaller number of gates and with less power consumption than in the conventional example. Note that in this example, the reference period is 4.
We have explained the case where the reference period differs by a factor of two, but if the reference period differs by a factor of two, the number of bits that can be shared increases by one more bit, so
The number of gates can be further reduced.
（発明の効果）
前記のように、本発明によれば、クロックパルスを分周
するためのカウンタからの信号をデコードしてピッド重
み付けされている期間中、出力を発生する各デコーディ
ングゲートの出力信号を。(Effects of the Invention) As described above, according to the present invention, the output of each decoding gate that generates an output during the period in which the signal from the counter for dividing the clock pulse is decoded and weighted is Signal.
Ｄ−Ａ変換周期の異なるチャネル間で共用することが可
能となり、ゲート数が少なくなるとともに、消費電力が
少なくなるという、大きな効果がある。Channels with different DA conversion cycles can be shared, which has the great effect of reducing the number of gates and reducing power consumption.
第１図は、本発明の一実施例の２種類のチャネルのｆ）
−Ａ変換袋］ｄの論理構成図、第２図ないし第４図は前
記Ｄ−Ａ変換装置の動作を説明するためのタイミングチ
ャート、第５図は従来例の昨−チャネルのＤ−Ａ変換装
置の論理構成図、第６図および第７図は、前記Ｄ−Ａ変
換装置の動作を説明するためのタイミングチャート、第
８図は、従来の２種類のチャネルのＩ）−Ａ変換装置Ｎ
の論理構成図、第９図および第１Ｏ図は、前記＋１−Ａ
変換装置の動作を説明するためのタイミングチャートを
示す。
１〜７，３３．３４・・・Ｔ −ＦＦ／、８〜１８．３
５〜４５゜５９〜６５・・・ＡＮｒ）ゲー１〜．１９〜
２５．２７．２９〜３１゜＝１８−
４６〜５２．５５〜５８．６６〜７２．７５〜７８・・
・ＮＡＮＤゲート、２６．５３．７３・・・多入力ＮＡ
ＮＤゲート、２８゜５４．７４・・・インバータ、３２
・・・出力端子。FIG. 1 shows two types of channels f) according to an embodiment of the present invention.
2 to 4 are timing charts for explaining the operation of the D-A conversion device, and FIG. 5 is a conventional example of the D-A conversion of the previous channel. A logical configuration diagram of the device, FIGS. 6 and 7 are timing charts for explaining the operation of the D-A converter, and FIG. 8 is a conventional two-channel I)-A converter N.
The logical configuration diagrams of FIG. 9 and FIG. 1O are for the +1-A
A timing chart for explaining the operation of the conversion device is shown. 1-7, 33.34...T-FF/, 8-18.3
5~45°59~65...ANr) Game 1~. 19~
25.27.29~31°=18- 46~52.55~58.66~72.75~78...
・NAND gate, 26.53.73...Multi-input NA
ND gate, 28°54.74...Inverter, 32
...Output terminal.
Claims (1)
デコードして、ビット重み付けされている期間中、出力
を発生する各デコーディングゲートの出力信号を、ディ
ジタル−アナログ変換周期の異なるチャネル間で共用で
きるように構成したことを特徴とするディジタル−アナ
ログ変換装置。The output signal of each decoding gate that decodes the signal from the counter for dividing the clock pulse and generates an output during the bit-weighted period can be shared between channels with different digital-to-analog conversion periods. A digital-to-analog conversion device characterized by being configured as follows.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60227806A JPS6288433A (en) | 1985-10-15 | 1985-10-15 | Digital-to-analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60227806A JPS6288433A (en) | 1985-10-15 | 1985-10-15 | Digital-to-analog converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6288433A true JPS6288433A (en) | 1987-04-22 |
Family
ID=16866672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60227806A Pending JPS6288433A (en) | 1985-10-15 | 1985-10-15 | Digital-to-analog converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6288433A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5845038A (en) * | 1997-01-28 | 1998-12-01 | Minnesota Mining And Manufacturing Company | Optical fiber illumination system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5387660A (en) * | 1977-01-12 | 1978-08-02 | Hitachi Ltd | Multi-channel digital-analogue converter unit |
| JPS5422753A (en) * | 1977-07-21 | 1979-02-20 | Ibm | Ad converter |
-
1985
- 1985-10-15 JP JP60227806A patent/JPS6288433A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5387660A (en) * | 1977-01-12 | 1978-08-02 | Hitachi Ltd | Multi-channel digital-analogue converter unit |
| JPS5422753A (en) * | 1977-07-21 | 1979-02-20 | Ibm | Ad converter |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5845038A (en) * | 1997-01-28 | 1998-12-01 | Minnesota Mining And Manufacturing Company | Optical fiber illumination system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6288433A (en) | Digital-to-analog converter | |
| US5969656A (en) | Digital-to-analog converter for increasing number of bits converted | |
| JPS6126853B2 (en) | ||
| JPS5828786B2 (en) | A device that converts a digital video signal into a pulse width modulated or pulse number modulated brightness control signal | |
| JPH04129332A (en) | Successive approximation a/d converter | |
| JPH0376311A (en) | Pulse width modulation circuit | |
| SU1743001A1 (en) | Seven-segment display code-to-binary decimal code converter | |
| JPS6139728A (en) | Digital-analog converter | |
| JP3016094B2 (en) | Double integral type AD converter | |
| JPS60229107A (en) | Sequence control device | |
| RU2089044C9 (en) | Code-to-time-modulated-signal converter | |
| JPS61242422A (en) | D-a converting circuit | |
| SU403048A1 (en) | DIGITAL-ANALOG CONVERTER | |
| SU894748A1 (en) | Function generator | |
| JPH0546727B2 (en) | ||
| SU628502A1 (en) | Digital linear extrapolator | |
| SU1206960A1 (en) | Binary code-to-binary-coded decimal code converter | |
| JPH01311872A (en) | Pwm signal arithmetic and logic device | |
| SU577671A1 (en) | Voltage-to-number converter | |
| SU1120322A1 (en) | Digital function generator | |
| JPH0744459B2 (en) | PWM circuit | |
| JPS6139729A (en) | Digital-analog converter | |
| SU622113A1 (en) | Staircase voltage functional generator | |
| JPS6198024A (en) | Digital to analog converter | |
| SU884155A1 (en) | Reversible counter with code reversal |