JPS6288433A - デイジタル−アナログ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、特に複数の変換周波数のチャネルを有する、
ディジタル−アナログ（以下Ｄ−Ａと省略する）変換装
置に関するものである。

（従来の技術） 従来の、複数の変換周波数、すなわちＤ−Ａ変換の基準
周期の逆数、のチャネルを有するＤ−Ａ変換装置を、第
５図ないし第１０図を参照して説明する。

−１＝ 第５図は、１ｌｌ−ＴチャネルのＤ−Ａ装置の論理構成
図を示し、各フリップフロツプ（以下Ｔ−ＦＦと省略す
る）１ないし７は、７ビノトのダウンカウンタを構成し
ており、Ｔ−ＦＦ６の非反転出力Ｑ６とＴ−ＦＦ５の反
転出力σ５はＡＮｒｌゲー１−８に、ＡＮＤゲート８の
出力とＴ−ＦＦ４の反転出力Ｑ４はＡＮｒ）ゲート９に
、ＡＮＤゲート９の出力とＴ−ＦＦ３の反転出力Ｑ３は
ＡＮＩ］ゲート１０ニ、ＡＮｒｌゲー１−１０（７）出
力とＴ−ＦＦ　２の反転出力Ｑ２はＡＮｒｌゲート１１
ニ、ＡＮＤゲー１〜１１の出力とＴ−ＦＦ　１の反転出
力ζ□はＡＮＤゲート１２にそれぞれ入力されている。

また、ＡＮＤゲート１２の出力とクロックパルス人力Ｃ
ＬにはＡＮＤゲート１３に、ＡＮＤゲート１１の出力と
Ｔ−ＦＦｌの非反転出力Ｑ工はＡＮＤゲート１４に、Ａ
ＮＤゲート１０の出力とＴ−ＦＦ　２の非反転出力Ｑ２
はＡＮｒｌゲート１５ニ、ＡＮＤゲート９の出力とＴ−
ＦＦ３（７）非反転出力Ｑ３はＡＮｒ）ゲート１６ニ、
　ＡＮｒｌゲート８の出力とＴ−ＦＦ　４の非反転出力
Ｑ４はＡＮＤゲート１７に、Ｔ−ＦＦ　５の非反転出力
Ｑ５とＴ−ＦＦ　６の非反転出力Ｑ６はＡＮＤゲート１
８にそれぞれ入力されている。さらに、ＡＮＤゲート１
３の出力ＤＥｏとディジタル入力Ｄ１はＮＡＮＤゲート
１９に、ＡＮＤゲート１４の出力ＤＥ１とディジタル入
力Ｄ２はＮＡＮＩ’）ゲート２０に、ＡＮＤゲート１５
の出力ＤＥ２とディジタル入力Ｄ３はＮＡＮＤゲート２
１に、ＡＮＤゲート１６の出力ＤＥ３とディジタル入力
Ｄ４はＮＡＮＤゲート２２に、ＡＮＤゲート１７の出力
ＤＥ４とディジタル人力り、はＮＡＮＤゲート２３に、
ＡＮＤゲート１８の出力ＤＥ、とディジタル入力Ｄ６は
ＮＡＮＤゲート２４に、Ｔ−ＦＦ　６の反転出力Ｑ６と
ディジタル入力Ｄ７はＮＡＮＤゲート２５にそれぞれ入
力されている。また、各ＮＡＮＤゲート１９ないし２５
の出力は、多入力ＮＡＮＤゲート２６に入力されている
。

一方、Ｔ−ＦＦ　７の非反転出力Ｑ７とディジタル入力
ＤｌｌはＮＡＮＤゲート２７に、Ｔ−ＦＦ　７の反転出
力Ｑ７とディジタル入力Ｄ８を入力とするインバータ２
８の出力とともにＮＡＮＤゲート２９に、多入力ＮＡＮ
Ｄゲート２６の出力とＮＡＮＤゲート２７の出力はＮＡ
ＮＤゲート３０に、ＮＡＮｒ）ゲート２９の出力とＮＡ
ＮＤゲート３０の出力はＮＡＮＤゲート３１にそれぞれ
入力され、ＮＡＮＤゲート３１の出力は、Ｄ−Ａ変換さ
れたアナログ信号（以下ＢＰＭ−ＯＵＴと省略する）と
して、出力端子３２から出力される。

なお、Ｔ−ＦＦ　１のクロック端子Ｔよには、クロック
パルス人力ＣＬＫが入力されている。

各ＡＮＤゲート８ないし１８は、いわゆる、ビット重み
付きデコーダであり、ＡＮＤゲート１８の出力端子には
、ダウンカウンタのバイナリの出力信号［Ｑ１０．］が
［１１］および［０１］であるときの２回にわたって非
反転出力Ｑ５が出力され、ＡＮｒｌゲート１７の出力端
子には、ダウンカウンタの出力信号［Ｑ、Ｑ、Ｑ、］が
［１１，０］および［Ｑ０１Ｆであるときの２回にわた
って非反転出力Ｑ４が出力され、ＡＮＤゲート１６の出
力端子には、ダウンカウンタの出力信号［Ｑ、Ｑ、Ｑ、
Ｑ、］が［１１００１および［０１００］であるときの
２回にわたって非反転出力Ｑ３が出力され、ＡＮｒ）ゲ
ート１５の出力端子には、ダウンカウンタの出力［Ｑ、
　Ｑ１０．　Ｑ。

Ｑ、］が［１１０００１および［０１０００１であると
きの２回にわたって非反転出力Ｑ２が出力され、ＡＮＤ
ゲート１４の出力端子には、ダウンカウンタの出力［Ｑ
１０．Ｑ１０．Ｑ、Ｑ、］が［１，１００００］および
［０１００００１であるときの２回にわたって非反転出
力Ｑ１が出力され、ＡＮＤゲート１３の出力端子には、
ダウンカウンタの出力［Ｑ１０．Ｑ、Ｑ、Ｑ３Ｑ、Ｑ□
］が［１１０００００１および［０１０００００］であ
るときの２回にわたってクロックパルス入力ＣＬＫが出
力される。

すなわち、ＡＮＤゲート１４の出力パルスはＡＮＤゲー
ト１３の出力パルスに対して、ＡＮＤゲート１５の出力
パルスはＡＮＤゲート１４の出力パルスに対して、ＡＮ
Ｄゲート１６の出力パルスはＡＮＤゲート１５の出力パ
ルスに対して、ＡＮＤゲート１７の出力パルスはＡＮＤ
ゲート１６の出力パルスに対して、ＡＮＤゲート１８の
出力パルスはＡＮＤゲート１７の出力パルスに対してそ
れぞれ重み付けがされている。

第６図は、第５図に示す単一チャネルのＤ−Ａ装置の動
作を説明するためのタイミングチャートを示し、ＣＬＫ
はクロック入力パルスの波形を、Ｑ□ないしＱ７は７ビ
ツトカウンタの出力波形を、ＤＥｏないしＤＥ、は各Ａ
ＮＤゲート１３ないし１８を含むデコーダの出力波形を
示す。

なお、各ＮＡＮＩＩゲート１９ないし２５は、それぞれ
の両方の入力端子の論理レベルが“Ｈ”になったときに
出力を発生する論理積ゲートを構成しており、また多入
力ＮＡＮＯゲート２６は、全入力の論理レベルが“Ｈ”
になったときに出力を発生する検出ゲートを構成してい
る。一方、インバータ２８と各ＮＡＮＤゲート２７．２
９．３０は、入力ディジタルコードの最上位ビット（以
下ＭＳＢと省略する）の値に応じて、多入力ＮＡＮＤゲ
ート２６の有効作動領域を決定する選択ゲートを構成し
ている。ディジタル人力Ｄ□ないしＤ８のＭＳＢである
入力り、の論理レベルが“Ｉ］”になったときには、Ｎ
ＡＮＤゲート２９の出力の論理レベルは、一義的に”　
）ｒ″″に固定され、さらに７ビツトダウンカウンタの
ＭＳロ出力Ｑ７の論理レベルが“Ｈ”になったときには
、ＮＡＮＤゲート２７の出力の論理レベル“■、”とな
り、出力端子３２の８門・０［ＩＴの論理レベルも“■
、′となり、また、７ビツトダウンカウンタのＭＳｎ出
力Ｑ□の論理レベルが“Ｌ”のときには、ＮＡＮＩＩゲ
ート２７の出力は、−ｍ的に１１　ＨＩＩとなるので、
出力端子３２には多久力ＮＡＮＩ）ゲ−ト２６の出力の
論理レベルがＢＰＭ・０ＩＪＴとして現われる。一方入
力ディジタルコードのＭＳＢ入力Ｄ８の論理レベルが（
ＩＬ”のときには、ＮＡＮＤゲート２７の出力は、一義
的に１１　ＨＩ＋に固定され、出力端子３２には、ＮＡ
ＮＯゲート３０の出力の反転信号が現われる。

すなわち、７ビツトダウンカウンタのＭＳＢ出力Ｑ７の
論理レベルが“丁、′のときには、ＮＡＮＤゲート２９
の出力の論理レベルが“Ｌ”となるので、多入力ＮＡＮ
Ｄゲート２６の出力に関係なく、出力端子３２の論理レ
ベルはＩＩＨ”となり、また、７ビツトダウンカウンタ
のＭＳＢ出力Ｑ７の論理レベルがｒｔＨ”のときには、
ＮＡＮＤゲート２９の出力がｌ（Ｈ”となり、出力端子
３２には、多入力ＮＡＮＤゲート２６の出力がＢＰＭ・
０１ＪＴとして現われる。

例えば、入力ディジタルコードＤ□ないしＤＢが、＋５
を表わす、［０００００１０１１のときは、７ビツトダ
ウンカウンタのＭＳＢ出力の論理レベルが“Ｔ−Ｔ”で
ある期間中は、入力Ｄ１とＤ：４以外の入力ディジタル
コードＤ２．Ｄ４ないしＤ６の論理レベルは′Ｌ″であ
るから、各ＮＡＮＤゲート２０．２２ないし２５の出力
の論理レベルは一義的に”Ｈ”となり、各ＡＮＩ′）ゲ
ート１３．１５の出力の論理レベルが“Ｈ”である期間
中のみ、各ＮＡＮｎゲート１９．２１の出力の論理レベ
ルが“Ｌ”となり、各ＮＡＮＤゲート１９ないし２５の
負論理論理和として、多入力Ｎ　Ａ　Ｎ　＋１ゲート２
６の出力が論理レベル“Ｈ”で出力される。また、入力
ディジタルコード１）１ないしＤ８が、−６を表わす、
［１１１，Ｉ　、１．０１０］のときは、７ビツトダウ
ンカウンタのＭＳロ出力Ｑ７の論理レベルがｒｔＬ”で
、かつ、Ｔ−ＦＦ　６の反転出力ＱＧの論理レベルがｔ
ｌ　Ｌ　Ｉ＋である期間中は、各人力Ｄ□、■〕３以外
の入力ディジタルコードＤ、、Ｄ４ないしＤ８の論理レ
ベルは’　Ｔｌ　”であるから、各ＡＮＤゲート１４゜
１６ないし１８の出力の論理レベル“Ｈ”により、それ
ぞれ各ＮＡＮｒｌゲート２０．２２ないし２４の何れか
の出力の論理レベルを“ｒ、″にし、各ＡＮＤゲート１
３゜１５の出力の論理レベルが“Ｈ”である期間中のみ
、多入力ＮＡＮｒｌゲー１−２６の全入力が論理レベル
“Ｉ（”になるので、各ＮＡＮｒｌゲート１９ないし２
５の正論理論理和として、多入力ＮＡＮＤゲート２６の
出力は論理レベル“Ｌ”で出力される。

第７図は、従来の単一チャネルのＤ−Ａ装置の。

主な入力ディジタルコードに対応する出力信号波形のタ
イミングチャートを示すが、入力ディジタルコードＤ□
ないしＤ８をいろいろに変化させたとき、出力信号ＢＰ
Ｍ・ＯＵＴの基準周期に対するアクティブレベル期間は
、前記入力ディジタルコードの数値に対応して変化する
。

また、第５図に示すようなり−Ａ変換装置で、基準周期
の異なる複数のチャネルのディジタルコードをＤ−Ａ変
換しようとすると、各チャネル毎にカウンタのデコーデ
ィングゲートが必要である。−例として、基準周期が４
倍異なる２種類のチャネルのＤ−＾変換装置について、
第８図を参照して、説明する。

第８図は、２種類のチャネルのＤ−Ａ装置の論理構成図
を示し、基準周期側のＤ−Ａ変換装置は、第５図に示す
機械と同一であるので説明を省略する。

一方の、基準周期を４倍にした側のＤ−Ａ変換装置は、
ダウンカウンタ３３．３４を２段追加した９ピット・ダ
ウンカウンタとし、各デコーディングゲート３５ないし
４５の各ＡＮＤゲートの入力端子は、各デコーディング
ゲート８ないし１８の各ＡＮＤゲートの入力端子に対し
て、各カウンタの出力端子が２ビツトずつシフトされて
いる。すなわち、ＡＮＤゲート４５の出力端子には、前
記９ビツト・ダウンカウンタの出力信号［ＱＩＩＱ８］
が［１１］および［０１］であるときの２回にわたって
、Ｔ−ＦＦ　７の非反転出力Ｑ７が、ＡＮＤゲート１８
の出力の４倍のパルス幅で出力され、　ＡＮＤゲート４
４の出力端子には、前記９ビツト・ダウンカウンタの出
力信号［Ｑ、　Ｑ。

Ｑ、］が［１１０コおよび［０１０１であるときの２回
にわたって、Ｔ−ＦＦ　６の非反転出力Ｑ６が、ＡＮＤ
ゲート１７の出力の４倍のパルス幅で出力され。

ＡＮＤゲート４３の出力端子には、前記９ビツト・ダウ
ンカウンタの出力信号［Ｑ、Ｑ、Ｑ７Ｑ、］が［１１０
０］および［０１００］であるときの２回にわたって、
Ｔ−ＦＦ５の非反転出力Ｑｓが、＾ＮＤゲート１６の出
力の４倍のパルス幅で出力され、ＡＮＤゲート４２の出
力端子には、前記９ビツト・ダウンカウンタの出力信号
［Ｑ、Ｑ、Ｑ７Ｑ、Ｑ、］が［１１゜００］および［０
１，０００］であるときの２回にわたって、Ｔ−ＦＦ４
の非反転出力Ｑ４が、ＡＮＤゲート１５の出力の４倍の
パルス幅で出力され、ＡＮＤゲート旧の出力端子には、
前記９ビツト・ダウンカウンタの出力信号［Ｑ、　Ｑ、
　Ｑ７ＱＧＱ５Ｑ、コが［１１ｏｏｏｏコおよび［０１
，００００］であるときの２回にわたって、Ｔ−ＦＦ　
３の非反転出力Ｑ３が、ＡＮＤゲート１４の出力の４倍
のパルス幅で出力され、ＡＮＤゲート４０の出力端子に
は、前記９ビツト・ダウンカウンタの出力信号［Ｑ、Ｑ
ＩＩＱ７Ｑ６Ｑ、Ｑ、Ｑ、］が［１１０００００］　お
ｃｌ：び［０１０００００］であるときの２回にわたっ
て、Ｔ−ＦＦ　２の非反転出力Ｑ２が、ＡＮＤゲート１
３の出力の４倍のパルス幅で出力される。従って、ＡＮ
Ｄゲート旧のデコーディングはＡＮｒｌゲート４０のデ
コーディングに対してビット重み付けをされており、同
様に、ＡＮＤゲート４２のデコーディングはＡＮＤゲー
ト４１のデコーディングに対し、ＡＮｒ）ゲート４３の
デコーディングはＡＮＤゲート４２のデコーディングに
対し、ＡＮＤゲート４４のデコーディングけＡＮｎゲー
ト４３のデコーディングに対し、ＡＮＤゲート４５のデ
コーディングはＡＮｒ］ゲート４４のデコーディングに
対して、それぞれの出力発生期間中にビット重み付けを
されている。すなわち、各デコーディングゲー１〜４０
ないし４５の出力端子には、各デコーディングゲート１
３ないし１８の出力信号の４倍周期で４倍パルス幅の信
号が出力される。なお、各ＮＡＮＤゲート４６ないし５
２は、各ＮＡＮＤゲート１９ないし２５と、多入力Ｎ　
Ａ　Ｎ　１１ゲート５３は多入力ＮＡＮＤゲート２６と
、インバータ５４はインバータ２８と、各ＮＡＮＩ）ゲ
ート５５ないし５８は各ＮＡＮＯゲー１−２７、２９な
いし３１と、それぞれ同様の動作を行うので説明を省略
する。

第９図は、各デコーディングゲート４０ないし４６の出
力波形を示す、２種類のチャネルの１）−Ａ変換装置の
タイミングチャー１〜を、第１０図は、２種類のチャネ
ルのｎ−Ａ変換装置の主な人力ディジタルコードに対応
する出力信号波形のタイミングチャートを示す。

（発明が解決しようとする問題点） 前記従来のｒｌ−Ａ変換装置は、ディジタルコードの数
を増加すると、ゲート数が増加し、消費電力が増加する
という問題点があった。− （問題点を解決するための手段） 前記問題点を解決するために、本発明は、入力ディジタ
ルコードの数値に対応して、基準周期あたりの出力信号
のアクティブレベル期間が変化するように構成したＤ−
Ａ変換装置により、変換周波数の異なる複数チャネルの
出力にデコーディングゲートを共用させた、従来より、
ゲート数の少ないＤ−Ａ変換装置を提供するものである
。

（作　用） 前記構成により、変換周波数の異なる複数チャネルの間
で、足りないデコーディング出力は追加し、余分なデコ
ーディング出力は禁止することにより、デコーディング
ゲートを共用することになる。

（実施例） 本発明のｒ）−Ａ変換装置を、第１図ないし第４図を参
照して説明する。

第１図は、本発明のＤ−Ａ装置の論理構成図を示し、従
来例と同一機能のゲート、Ｔ−ＦＦは第８図と同一番号
で示し、詳細な説明は省略する。各Ｔ−ＦＦ１ないし７
．３３．３４からなる９ビツト・ダウンカウンタのデコ
ーディングゲ−１〜である各ＡＮＤゲート８ないし１８
の群Ａは、従来例と同一機能であるが、一方の入力端子
に入力される信号が、従来例のＴ−ＦＦ　６の非反転出
力Ｑ６に対し、本発明ではトＦＦ６の反転出力Ｑ６とな
っている。これは、Ｄ−Ａ変換の基準周期を４倍にした
例の出力波形が、従来例の出力波形と同一になるために
したのであり、Ｔ−ＦＦ　６の非反転出力Ｑ６でもよい
。

第２図は、名デコーディングゲート１３ないし１８の各
出力ＤＥ、”ないしＤＥ、’″の波形を、各ダウンカウ
ンタの出力Ｑ１ないしＱ７とともに示す、本発明のＤ−
Ａ変換装置の動作のタイミングチャートを示し、第３図
は、本発明のｒ）−Ａ変換装置の主な出力波形のタイミ
ングチャートを示すが、従来例と比べて、出力される場
所とパターンが異なっている。

第１図において、Ｔ−ＦＦ３３の非反転出力ＱＢと、Ｔ
−ＦＦ７の非反転出力Ｑ７はＡＮＤゲート５９に入力さ
れ、Ｔ−ＦＦ３３の非反転出力Ｑ６と、Ｔ−ＦＦ　７の
反転出力Ｑ７とＴ−ＦＦ　６の非反転出力ＱＧはＡＮＤ
ゲート６０に入力され、Ｔ−ＦＦ３３の非反転出力Ｑ８
と、Ｔ−ＦＦ　７の反転出力Ｑ７はＡＮＩ）ゲート６１
に入力され、基準周期がＴ−ＦＦ７の非反転出力Ｑ７と
同期である側のデコーディングゲート群Ａの下位から３
ビツト目のＡＮＤゲート１５の出力ＤＥ２”とＡＮＤゲ
ート６１の出力はＡＮＤゲート６２に入力され、デコー
ディングゲート群Ａの下位から４ビツト目のＡＮＤゲー
ト１６の出力ＤＥ、”とＡＮＤゲート６１の出力はＡＮ
Ｄゲート６３に入力され、デコーディングゲート群Ａの
下位から５ビツト目のＡＮｒ）ゲート１７の出力ＤＥ４
”とＡＮＤゲート６１の出力はＡＮｒ）ゲート６４に入
力され、デコーディングゲート群への下位から６ビツト
目のＡＮｒ）ゲート１８の出力Ｄ　Ｅ５”とＡＮＤゲー
ト６１の出力はＡＮＤゲート６５に入力される。また、
ＡＮＤゲート６２の出力ＤＥｏ’とディジタル人力Ｄ工
′はＮＡＮＯゲート６６に入力され、ＡＮＤゲート６３
の出力Ｄ　Ｅ２’とディジタル入力Ｄ２′はＮＡＮＯゲ
ート６７に入力され、ＡＮＤゲート６４の出力Ｄ　Ｅ　
２’とディジタル入力０３′はＮＡＮＤゲート６８に入
力され、ＡＮＤゲート６５の出力１−Ｉ　Ｅ３’とディ
ジタル入力［）４′はＮＡＮＤゲート６９に人力され、
ＡＮＤゲート６０の出力ＤＥ４′とディジタル人力１）
、′はＮＡＮＤゲー１−７０に人力され、ＡＮＤゲー１
へ５９の出力ＤＥ、、’とディジタル入力Ｄ６′はＮＡ
ＮＩ）ゲート７１に人力され、１’　−Ｆ　Ｆ　３　：
ｌの反転出力ＱＢとディジタル入力Ｄ７′はＮＡＮｌ′
ｌゲート７２に入力され、各ＮＡＮ１１ゲート６６ない
し７２の出力は多入力ＮＡＮＤゲート７３にそれぞれ人
力されている。また、インバータ７４および極性選択の
各ゲート７５ないし７８の接続は、従来例のインバータ
５４および名ＮＡＮＤゲー１〜５５ないし５８の接続と
同様である。

ＡＮＤゲート５９の出力端子には、９ピッ１−・ダウン
カウンタの出力［Ｑ、ＱＢ］が［１１］および［０１］
であることきの２回に才）たって、Ｔ−ＦＦ　７の非反
転出力Ｑ７が出力され、ＡＮｎゲート６０の出力端子に
は、９ピツ］〜・ダウンカウンタの出力［Ｑ９ＱＩＩＱ
７］が［１，１０］および［０１０］であるときの２回
にわたって、Ｔ−Ｆ’Ｆ６の非反転出力Ｑ６が出力され
る。次に各ＡＮＤゲート６２ないし６５の出力端子には
、デコーディングゲート群Ａの下位から３ビツトないし
６ビツト目の出力信号のうち、Ｔ−ＦＦ３３の非反転出
力Ｑ８、あるいはＴ−ＦＦ　７の反転出力Ｑ７が論理レ
ベルＩｔ　Ｌ　ＩＩ以外のときに出力信号が出力される
ので、ＡＮＤゲート６２ないし６５の出力端子には、従
来例のデコーディングゲート群Ｂの各ＡＮＤゲート４０
ないし４３の出力信号と同様の出力信号が得られる。

第４図は、各デコーディングゲート５９．６０．６２な
いし６５の出力波形を示した、本発明のＤ−Ａ変換装置
のタイミングチャートを示す。

前記のように、本発明によれば、従来例より少ないゲー
ト数で、また、少ない消費電力でＤ−Ａ変換装置を構成
作動することができる。なお、本実施例は基準周期が４
倍異なる場合を説明したが、基準周期が２倍異なる場合
は、共用できるビット数がさらに１ビット増えるので、
ゲート数をさらに減少することができる。

（発明の効果） 前記のように、本発明によれば、クロックパルスを分周
するためのカウンタからの信号をデコードしてピッド重
み付けされている期間中、出力を発生する各デコーディ
ングゲートの出力信号を。

Ｄ−Ａ変換周期の異なるチャネル間で共用することが可
能となり、ゲート数が少なくなるとともに、消費電力が
少なくなるという、大きな効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例の２種類のチャネルのｆ）
−Ａ変換袋］ｄの論理構成図、第２図ないし第４図は前
記Ｄ−Ａ変換装置の動作を説明するためのタイミングチ
ャート、第５図は従来例の昨−チャネルのＤ−Ａ変換装
置の論理構成図、第６図および第７図は、前記Ｄ−Ａ変
換装置の動作を説明するためのタイミングチャート、第
８図は、従来の２種類のチャネルのＩ）−Ａ変換装置Ｎ
の論理構成図、第９図および第１Ｏ図は、前記＋１−Ａ
変換装置の動作を説明するためのタイミングチャートを
示す。 １〜７，３３．３４・・・Ｔ　−ＦＦ／、８〜１８．３
５〜４５゜５９〜６５・・・ＡＮｒ）ゲー１〜．１９〜
２５．２７．２９〜３１゜＝１８− ４６〜５２．５５〜５８．６６〜７２．７５〜７８・・
・ＮＡＮＤゲート、２６．５３．７３・・・多入力ＮＡ
ＮＤゲート、２８゜５４．７４・・・インバータ、３２
・・・出力端子。

Claims (1)

【特許請求の範囲】
1. クロックパルスを分周するためのカウンタからの信号を
   デコードして、ビット重み付けされている期間中、出力
   を発生する各デコーディングゲートの出力信号を、ディ
   ジタル−アナログ変換周期の異なるチャネル間で共用で
   きるように構成したことを特徴とするディジタル−アナ
   ログ変換装置。