JPS628858B2 - - Google Patents

Info

Publication number
JPS628858B2
JPS628858B2 JP55142755A JP14275580A JPS628858B2 JP S628858 B2 JPS628858 B2 JP S628858B2 JP 55142755 A JP55142755 A JP 55142755A JP 14275580 A JP14275580 A JP 14275580A JP S628858 B2 JPS628858 B2 JP S628858B2
Authority
JP
Japan
Prior art keywords
memory
signal
data
counter
read
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP55142755A
Other languages
English (en)
Other versions
JPS5766515A (en
Inventor
Chitoshi Hibino
Harukuni Kohari
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Victor Company of Japan Ltd
Original Assignee
Victor Company of Japan Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Victor Company of Japan Ltd filed Critical Victor Company of Japan Ltd
Priority to JP55142755A priority Critical patent/JPS5766515A/ja
Priority to GB8130756A priority patent/GB2088103B/en
Priority to DE19813140683 priority patent/DE3140683C2/de
Priority to FR8119562A priority patent/FR2492149A1/fr
Publication of JPS5766515A publication Critical patent/JPS5766515A/ja
Publication of JPS628858B2 publication Critical patent/JPS628858B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/00007—Time or data compression or expansion
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10527—Audio or video recording; Data buffering arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/22—Signal processing not specific to the method of recording or reproducing; Circuits therefor for reducing distortions
    • G11B20/225—Signal processing not specific to the method of recording or reproducing; Circuits therefor for reducing distortions for reducing wow or flutter
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10527—Audio or video recording; Data buffering arrangements
    • G11B2020/1062—Data buffering arrangements, e.g. recording or playback buffers
    • G11B2020/10675—Data buffering arrangements, e.g. recording or playback buffers aspects of buffer control
    • G11B2020/10694—Data buffering arrangements, e.g. recording or playback buffers aspects of buffer control output interface, i.e. the way data leave the buffer, e.g. by adjusting the clock rate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10527—Audio or video recording; Data buffering arrangements
    • G11B2020/1062—Data buffering arrangements, e.g. recording or playback buffers
    • G11B2020/10675—Data buffering arrangements, e.g. recording or playback buffers aspects of buffer control
    • G11B2020/10703—Data buffering arrangements, e.g. recording or playback buffers aspects of buffer control processing rate of the buffer, e.g. by accelerating the data output

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Multimedia (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Television Signal Processing For Recording (AREA)

Description

【発明の詳細な説明】 本発明はメモリアドレス制御方式に係り、アナ
ログ信号をデジタル信号に変換して記録再生する
装置において、起動時直後や一時的異常時などに
再生デジタル信号に大きなジツタ（時間軸のゆら
ぎ）を発生して再生系メモリのジツタ吸収用容量
を越えた場合でも、異音を発生したり音が途切れ
たりすることのない再生系バツフアメモリを提供
することを目的とする。
従来より、記録媒体や走行系、回転系などの性
能にとらわれることなく高品質の記録・再生を行
う手段として、アナログ信号をデジタル信号に変
換して記録再生する装置（パルスコードモジユレ
ーシヨン記録再生装置、以下略してPCM記録再
生装置と記す）が採用されている。
第１図にヘリキヤルスキヤンのビデオテープレ
コーダ（VTR）を使用したPCM記録再生装置の
一例を示す。同図において、入力端子１ａ及び１
ｂに供給された２チヤンネルのアナログ信号は、
ローパスフイルタ（L.P.F.）２ａ，２ｂを通り高
域を制限された後、サンプルアンドホールド
（Ｓ／Ｈ）回路３ａ，３ｂで標本化され、切換回
路４で時分割されて、更にアナログデジタル
（Ａ／Ｄ）変換器５においてデジタル信号に変換
される。こうして得られたデジタル信号は、メモ
リ回路６に供給されこでメモリ制御回路７の出力
制御信号に基づいて時間軸圧縮され、誤り訂正用
データ及び誤り検出用データ付加回路８で誤り訂
正用データと誤り検出用データを付加された後、
映像信号合成回路９で同期信号発生回路１０より
の水平同期信号及び垂直同期信号と合成されてビ
デオテープレコーダ（VTR）１２に記録され
る。
このようにして映像信号に近似した信号形態で
VTR１２により記録されたデジタル信号はVTR
１２により再生される。その再生信号は信号分離
回路１４により水平同期信号が分離されてメモリ
書込信号発生回路１５に供給される一方、誤り訂
正用データ及び誤り検出用データが付加されたデ
ジタル信号が分離されて誤り検出回路１６に供給
され、ここで誤りを検出された後、誤り訂正回路
１７に供給される。
メモリ書込信号発生回路１５の出力信号は誤り
訂正制御回路１８及びメモリ制御回路２０に夫々
供給される。誤り訂正回路１７は入力デジタル信
号のうち誤り検出されたデータを入力誤り訂正用
データに基づいて訂正を行なつて出力し、誤りの
ないデータはそのまま出力する。誤りの訂正回路
１７の出力デジタル信号は再生系メモリ回路１９
において時間軸伸長され、デジタルアナログ
（Ｄ／Ａ）変換器２１でアナログ信号に変換され
て、切換回路２２で夫々のチヤンネルの信号に分
離されてからローパスフイルタ（L.P.F.）２３
ａ，２３ｂを介して出力される。
上記の装置において、VTR１２で再生された
信号は駆動モータなどによる走行系の走行むら
や、テープの伸び又はゆらぎ等によるジツタ（時
間軸にゆらぎ）を含んでおり、そのままアナログ
信号に変換すると再生信号にワウ・フラツタとし
て現われてしまう。このワウ・フラツタを防ぐに
は、再生系メモリ回路１９に時間軸伸長とジツタ
吸収の２つの機能を持たせる必要がある。
第１図において、誤り検出回路１６で検出され
たジツタを含んだデジタル信号を、ジツタを持つ
た同期信号によつて再生系メモリ回路１９へ一時
蓄積し、その信号を時間的ゆらぎを持たないメモ
リ制御回路２０の高安定度の発振器で発生された
時間軸伸長済の等間隔信号により引き出して、ワ
ウ・フラツタのない信号を再生することができ
る。この場合、再生系メモリ回路１９は時間軸伸
長用の容量と、ジツタ吸収用の容量とを足し合わ
せた容量でなければならない。
ところが、VTR１２の起動時や、テープの大
きなゆれ等の一時的な異常時の場合、大きなジツ
タが発生して再生系メモリ回路１９のジツタ吸収
用の容量を越えてしまい、異常なデータが出力さ
れる場合がある。
そこで、従来は、メモリの書込み、読出しのカ
ウンタの値を急激に変化させ、メモリ容量を越え
ないようにする方式が用いられていた。
しかし、この方式ではメモリのアドレスが急激
に変化し、出力信号が不連続であるため異常音を
発生したり、一時的な出力停止等の処置で音が途
切れたりする欠点があつた。
本発明は上記の諸欠点を除去したものであり、
第２図以下と共にその一実施例につき説明する。
第２図は本発明になるメモリアドレス制御方式
の一実施例の再生メモリ回路を示す。同図の再生
メモリ回路は第１図の再生系メモリ回路１９及び
メモリ制御回路２０の一部分を構成している。
第２図において、VTR１２により再生されて
信号分離回路１４、誤り検出回路１６、及び誤り
訂正回路１７を介した入力データ３０は、第３図
Ａに示す書込み同期信号４７と同期して入力ラツ
チ３１にラツチされ、１ワード（語）ごとに書込
みアドレスカウンタ３５（以下WAカウンタと略
す）で指定されるランダムアクセスメモリ３２
（以下RAMと略す）内部のアドレスに第３図Ｂに
示す書込み信号４６により書込まれる。この書込
みが終了した後、WAカウンタ３５へ第３図Ｃに
示すWAカウンタカウントアツプ信号５０をWA
カウンタカウントアツプ信号発生器３７より供給
し、カウントアツプを行う。なお、RAM３２は
書込み時はアドレスセレクタ３４により書込みが
アドレスカウンタ３５よりの書込みアドレスが供
給され、読出し時にはアドレスセレクタ３４によ
り読出しアドレスカウンタ３６の出力読出しアド
レスが供給される。
上記RAM３２に蓄積された入力データ３０
は、高安定度の発振器によつて作られた第３図Ｄ
に示す読出し同期信号４９に同期して、読出しア
ドレスカウンタ（以下RAカウンタと略す）３６
によつて指定されたRAM３２のアドレスより出
力ラツチ３３へ第３図Ｅに示す読出し信号４８に
より読出される。この読出し終了後、RAカウン
タ３６へRAカウンタカウントアツプ信号５１が
供給され、RAカウンタ３６のカウントアツプを
行う構成となつている。
RAM３２の前後の入力ラツチ３１及び出力ラ
ツチ３３は、RAM３２の書込みと読出しのタイ
ミングが一致した場合、読出しの方を優先させて
この間に入力データ３０を一時的に記憶しておく
ものである。
上記データは出力ラツチ３３より出力され、第
１図のＤ／Ａ変換器２１、切換回路２２、及びL.
P.F.２３ａ，２３ｂを介し音声信号として出力端
子２４ａ，２４ｂへ出力される。
また、入力データ３０はジツタを持つた入力同
期信号に同期してRAM３２へ書込まれ、高安定
度の発振器によつて作られた一定間隔の出力同期
信号に同期して読出されるため、ジツタのないも
のが得られる。上記RAM３２内に蓄積されてい
る有効データ数は、VTR１２よりのジツタによ
つて増減している。
RAM３２の容量は、ジツタにより有効データ
数が減少して「０」になつたアンダーフロー状
態、又は有効データ数が多すぎ見かけ上RAM３
２の総ワード数を越えてまだ読出されていないデ
ータを新しいデータに書き換えてしまうオーバー
フロー状態を生じないよう、充分な容量のものを
使用しなければならない。ここでRAM３２の容
量を例えば「２N」（Ｎは整数）ワードとすると、
アドレスは「０」から「２N−１」まであること
になり、WAカウンタ３５及びRAカウンタ３６
のカウント値は「０」より１ずつ値が増え、カウ
ント容量「２N−１」を越えると、カウント値は
再び「０」にもどりカウントを始めることにな
る。
WAカウンタ３５のカウント値は、RAカウン
タ３６のカウント値より先行していなければなら
ず、RAカウンタ３６のカウント値はWAカウン
タ３５のカウント値を追い越してはならない。
又、RAM３２の容量は「２N」ワードであるた
め、WAカウンタ３５のカウント値はRAカウン
タ３６のカウント値より「２N−１」以上先行で
きない。
ここで、WAカウンタ３５のカウント値を
WA、RAカウンタ３６のカウント値をRAとして
「２N」を法とする算法でWAとRAの差Ｄを求め
ると、Ｄは有効データ数となり、Ｄ＝（WA−
RA）mod2Nとなる。このような「２N」を法とす
る減法は、２進の減算器を用いれば簡単に行うこ
とができ、この時RAM３２が正常動作を行うに
は、有効データ数であるＤの値を監視すればよ
い。上述の如く、Ｄの値が減少して「０」にな
り、「０」を通り越して「２N−１」となるとメモ
リ（RAM３２）はアンダーフロー状態となり、
又、Ｄの値が増加して「２N−１」になり、今度
は「２N−１」を通り越して「０」となるとメモ
リ（RAM３２）はオーバーフロー状態となる。
よつて、Ｄの値を常に監視してメモリ（RAM３
２）がアンダーフロー又はオーバーフロー状態に
なる前に、上記カウンタを操作する必要がある。
このようにＤの値を監視するには、Ｄの値を
MOD2Nの減算器３８より算出し、デコーダ４０
により解読してＤの値の監視を行えばよい。
例えばＤの値が０〜Ｇ（Ｇは整数であり、２N
−１より小さく、例えば「１」である）になつた
場合、デコーダ４０はメモリ（RAM３２）がア
ンダーフロー状態寸前であると認識し、アンダー
フローフラグ発生器４２へ信号を出力してアンダ
ーフローフラグをセツトする。このアンダーフロ
ーフラグ発生器４２からの信号によりセレクタ３
９のスイツチは切換えられ、RAカウンタ用のRA
カウントアツプ信号５１はRAカウンタカウント
アツプ信号発生器４４から取り出された第３図Ｆ
に示す正常動作時用RAカウンタカウントアツプ
信号５２ｂより周波数の低いRAカウンタカウン
トアツプ信号発生器４３から取り出された同図Ｇ
に示すアンダーフローフラグ時用RAカウンタカ
ウントアツプ信号５２ａへ切換えられる。この信
号切換により、RAカウンタ３６のカウントアツ
プ速度は遅くなり、Ｄの値（WAとRAの２Nを法
とした差）は増加する。このようにしてＤの値が
メモリ（RAM３２）の総ワード数（この場合２
N）の半分（この場合２N／２）に達した時点で、
デコーダ４０はアンダーフローフラグ発生器４２
へ信号を出力しアンダーフローフラグをリセツト
するので、セレクタ３９のスイツチは切換えられ
てRAカウンタ３６のRAカウンタカウントアツプ
信号５１は第３図Ｆに示すもとの正常動作時用
RAカウンタカウントアツプ信号５２ｂにもどさ
れる。
上記の如く、RAカウンタカウントアツプ信号
５１が周波数の低い第３図Ｇに示すアンダーフロ
ーフラグ時用RAカウンタカウントアツプ信号５
２ａへ切換えられている間、RAカウンタ３６の
RAカウンタカウントアツプ信号５１はRAM３２
からの同図Ｄに示すデータ読出し同期信号４９よ
り周波数が低くなり、第４図Ａに示す正常時と異
なり第４図Ｂに示すように同じデータが２度読み
出されてしまう場合もあるが、これらは連続した
信号となつているため、異音発生又は音の途切れ
の原因にはならない。
また例えばＤの値が（２N−１−Ｇ）〜（２N−
１）になつた場合、デコーダ４０はRAM３２が
オーバーフロー状態寸前であると認識し、オーバ
ーフローフラグ４１からの信号によりセレクタ３
９のスイツチは切換えられ、RAカウンタ用のRA
カウントアツプ信号５１は第３図Ｆに示す正常動
作時用RAカウンタカウントアツプ信号５２ｂよ
り周波数の高いRAカウンタカウントアツプ信号
発生器４５から取り出された同図Ｈに示すオーバ
ーフローフラグ時用RAカウンタカウントアツプ
信号５２ｃへ切換えられる。この信号切換によ
り、RAカウンタ３６のカウントアツプ速度は速
くなり、Ｄの値は減少する。このようにしてＤの
値がRAM３２の総ワード数（この場合２N）の半
分（この場合２N／２）になつた時点で、デコー
ダ４０はオーバーフローフラグ発生器４１へ信号
を出力しオーバーフローフラグをリセツトするの
で、セレクタ３９のスイツチは切換えられてRA
カウンタ３６のRAカウンタカウントアツプ信号
５１は同図Ｆに示すものと正常動作時用RAカウ
ンタカウントアツプ信号５２ｂにもどされる。
上記の如く、RAカウンタカウントアツプ信号
５１が周波数の高い第３図Ｈに示すオーバーフロ
ーフラグ時用RAカウンタカウントアツプ信号５
２ｃへ切換えられている間、RAカウンタ３６の
RAカウンタカウントアツプ信号５１はRAM３２
からの同図Ｄに示すデータ読出し同期信号４９よ
り周波数が高くなり、第４図Ａに示す正常時と異
なり第４図Ｃに示すようにデータが一つ飛びで読
み出されてしまう場合もあるが、これらは連続し
た信号となつているため、異音発生又は音の途切
れの原因にはならない。
上述の如く、本発明によれば、メモリのデータ
読出し速度に対してメモリのデータ書込み速度が
遅い場合に発生するメモリのアンダーフローとは
逆にメモリのデータ読出し速度に対してメモリへ
のデータ書込み速度が速い場合に発生するメモリ
のオーバーフローとを、メモリへの書込みアドレ
ス値と読出しアドレス値とにより事前に検知する
検知手段と、この検知手段によつて検知された結
果がアンダーフローである時、前記メモリの同一
データを重複して読出すように読出しアドレスを
発生し、オーバーフローである時、前記メモリの
データを間引をして読出すように読出しアドレス
を発生する発生手段とを設け、前記メモリのアン
ダーフローおよびオーバーフローを防止する構成
としているため、VTR等の起動時又は部分的な
テープのいたみ及び外部からVTR等に一時的振
動が加わつた場合などに再生系メモリ（ジツタ吸
収バツフアメモリ）のジツタ吸収用容量を越えて
再生デジタル信号に大きなジツタを発生した場合
でも、異音を発生したり音が途切れたりすること
なく再生しうる等の特長を有するものである。
【図面の簡単な説明】
第１図は一般的なPOM記録再生装置の回路
図、第２図は本発明になるメモリアドレス制御方
式の再生メモリ回路の一実施例の回路図、第３図
Ａ〜Ｈはタイミング信号波形図、第４図Ａ〜Ｃは
夫々正常な場合、アンダーフロー状態の場合、及
びオーバーフロー状態における出力データの配置
図である。 ３０……入力データ、３１……入力ラツチ、３
２……RAM、３３……出力ラツチ、３４……ア
ドレスセレクタ、３５……WAカウンタ、３６…
…RAカウンタ、３７……WAカウンタカウント
アツプ信号発生器、３８……減算器、３９……セ
レクタ、４０……デコーダ、４１……オーバーフ
ローフラグ発生器、４２……アンダーフローフラ
グ発生器、４３……RAカウンタカウントアツプ
信号発生器（アンダーフローフラグ時用）、４４
……RAカウンタカウントアツプ信号発生器（正
常動作時用）、４５……RAカウンタカウントアツ
プ信号発生器（オーバーフローフラグ時用）、４
６……書込み信号、４７……書込み同期信号、４
８……読出し信号、４９……読出し同期信号、５
０……WAカウンタカウントアツプ信号、５１…
…RAカウンタカウントアツプ信号、５２ａ……
RAカウンタカウントアツプ信号（アンダーフロ
ーフラグ時用）、５２ｂ……RAカウンタカウント
アツプ信号（正常動作時用）、５２ｃ……RAカウ
ンタカウントアツプ信号（オーバーフローフラグ
時用）。

Claims (1)

    【特許請求の範囲】
  1. １ ジツタを持つたデータを書込み、このデータ
    をジツタを持たないデータとして読出すジツタ吸
    収用メモリにおいて、前記メモリのデータ読出し
    速度に対して前記メモリのデータ書込み速度が遅
    い場合に発生する前記メモリのアンダーフローと
    は逆に前記メモリのデータ読出し速度に対して前
    記メモリへのデータ書込み速度が速い場合に発生
    する前記メモリのオーバーフローとを、前記メモ
    リへの書込みアドレス値と読出しアドレス値とに
    より事前に検知する検知手段と、この検知手段に
    よつて検知された結果が、アンダーフローである
    時、前記メモリの同一データを重複して読出すよ
    うに読出しアドレスを発生し、オーバーフローで
    ある時、前記メモリのデータを間引をして読出す
    ように読出しアドレスを発生する発生手段とを設
    け、前記メモリのアンダーフローおよびオーバー
    フローを防止するようにしたメモリアドレス制御
    方式。
JP55142755A 1980-10-13 1980-10-13 Memory address control system Granted JPS5766515A (en)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP55142755A JPS5766515A (en) 1980-10-13 1980-10-13 Memory address control system
GB8130756A GB2088103B (en) 1980-10-13 1981-10-12 Memory control circuit
DE19813140683 DE3140683C2 (de) 1980-10-13 1981-10-13 Zeitdehnungsschaltkreis für Wiedergabesysteme
FR8119562A FR2492149A1 (fr) 1980-10-13 1981-10-13 Circuit de commande d'une memoire

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP55142755A JPS5766515A (en) 1980-10-13 1980-10-13 Memory address control system

Publications (2)

Publication Number Publication Date
JPS5766515A JPS5766515A (en) 1982-04-22
JPS628858B2 true JPS628858B2 (ja) 1987-02-25

Family

ID=15322816

Family Applications (1)

Application Number Title Priority Date Filing Date
JP55142755A Granted JPS5766515A (en) 1980-10-13 1980-10-13 Memory address control system

Country Status (4)

Country Link
JP (1) JPS5766515A (ja)
DE (1) DE3140683C2 (ja)
FR (1) FR2492149A1 (ja)
GB (1) GB2088103B (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58205906A (ja) * 1982-05-26 1983-12-01 Victor Co Of Japan Ltd メモリ回路への書き込み方式
DE3345142C1 (de) * 1983-12-14 1985-02-14 Telefunken Fernseh Und Rundfunk Gmbh, 3000 Hannover Schaltung zur Zeitkompression oder Zeitexpansion eines Videosignals
JPS60111556U (ja) * 1983-12-29 1985-07-29 パイオニア株式会社 情報再生装置
US4675749A (en) * 1984-03-16 1987-06-23 Pioneer Electronic Corporation Disc player system with digital information demodulation operation
JPH0673225B2 (ja) * 1984-11-06 1994-09-14 株式会社日立製作所 デイジタル情報再生装置における時間軸補正装置
JPH0632164B2 (ja) * 1985-02-11 1994-04-27 アムペックス コーポレーシヨン メモリ制御回路
US4860246A (en) * 1985-08-07 1989-08-22 Seiko Epson Corporation Emulation device for driving a LCD with a CRT display
JPH084340B2 (ja) * 1985-08-07 1996-01-17 セイコーエプソン株式会社 インタ−フエイス装置
US5179692A (en) * 1985-08-07 1993-01-12 Seiko Epson Corporation Emulation device for driving a LCD with signals formatted for a CRT display
NL191249C (nl) * 1985-09-12 1995-04-03 Pioneer Electronic Corp Stelsel voor het weergeven van digitale informatie, die is geregistreerd op een registratieplaat.
GB2199469A (en) * 1986-12-23 1988-07-06 Philips Electronic Associated Clock signal generator
GB2203616B (en) * 1987-04-01 1991-10-02 Digital Equipment Int Improvements in or relating to data communication systems
GB2229067A (en) * 1989-02-02 1990-09-12 Motorola Canada Ltd Retiming buffer for connecting binary data channels
GB2231981A (en) * 1989-04-27 1990-11-28 Stc Plc Memory read/write arrangement
JPH0352471A (ja) * 1989-07-20 1991-03-06 Matsushita Electric Ind Co Ltd 映像用特殊再生装置
US5323272A (en) * 1992-07-01 1994-06-21 Ampex Systems Corporation Time delay control for serial digital video interface audio receiver buffer
SG42830A1 (en) * 1993-08-14 1997-10-17 Toshiba Kk Disc data reproducing apparatus and signal processing circuit

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3836891A (en) * 1973-07-05 1974-09-17 Bendix Corp Tape reader system with buffer memory
US4054921A (en) * 1975-05-19 1977-10-18 Sony Corporation Automatic time-base error correction system
JPS6052499B2 (ja) * 1976-02-24 1985-11-19 ソニー株式会社 メモリ−装置
DE2639895C2 (de) * 1976-09-04 1983-06-16 Nixdorf Computer Ag, 4790 Paderborn Verfahren zur Übertragung von Informationssignalen aus einem Informationsspeicher in einem Datenkanal in Datenverarbeitungsanlagen und Einrichtung zur Durchführung des Verfahrens
FR2383563A1 (fr) * 1977-03-11 1978-10-06 Sony Corp Procede et appareil d'enregistrement de signaux audiofrequences avec un enregistreur video

Also Published As

Publication number Publication date
GB2088103A (en) 1982-06-03
DE3140683A1 (de) 1982-05-27
FR2492149A1 (fr) 1982-04-16
GB2088103B (en) 1985-07-31
DE3140683C2 (de) 1984-07-26
JPS5766515A (en) 1982-04-22
FR2492149B1 (ja) 1984-12-14

Similar Documents

Publication Publication Date Title
JPS628858B2 (ja)
US4703369A (en) Video format signal recording and reproducing method
JPH033165A (ja) 光ディスク再生装置
EP0971352B1 (en) Disk reproducing apparatus
KR950020651A (ko) 디스크플레이어 및 그 재생데이터의 처리방법
JPH0135432B2 (ja)
JPS6133417B2 (ja)
JPS63227184A (ja) ビデオフオ−マツト信号処理方式
US4604658A (en) Memory control circuit for removing jitter
JPS6039694A (ja) 不連続音声信号の処理装置
US4467370A (en) PCM Recorder with pause controlled signal rearranging
WO1997049084A1 (fr) Controleur synchrone
JP3325277B2 (ja) 音声符号化装置
KR860002814A (ko) 시간축보정장치(時間軸補正裝置)
JP3025000B2 (ja) ディジタルデータ再生装置
JP3582528B2 (ja) ディスク再生装置及びディスク再生方法
JP3066282B2 (ja) メモリのライト制御回路
JP4051378B2 (ja) ディスク再生装置及びその集積回路
WO2001067438A1 (en) Slowed-down voice reproducing method
KR970006826B1 (ko) 디지탈데이터 재생시스템에 있어서 출력버퍼장치
JP3158561B2 (ja) データ処理装置
JP3582440B2 (ja) ディスク再生方法並びにディスク再生装置及び集積回路
JPS6362825B2 (ja)
JP3232563B2 (ja) 映像再生装置
JPH0158576B2 (ja)