JPS6362825B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、書き込み量と読み出し量が時間平
均すると等しいメモリにおけるアドレス回路に関
するものである。

メモリの使い方の一例として、日本電子機械工
業会ステレオ・ビデオ技術委員会フアイルSTC
―007に準拠した民生用PCMデコーダに用いられ
るメモリ回路を考える。ビデオテープレコーダで
再生されたPCM信号は、標準テレビ信号の形を
しており、１フレームの間に525水平期間（以下
Ｈと略す）があり、そのうちの490Hにデイジタ
ルデータがのせられている。1Hは、Lch，Rch
各々３ワードのデータと２ワードのチエツクデー
タ合計８ワードで構成されており、さらに１ワー
ド毎に16Hのインタリーブがかけられている。こ
れらのデータをメモリに書き込み、読み出しは
Ｌ，R1ワードを５／14Hの一定周期で行なう。
このメモリの概念図を第１図に示す。メモリへの
書き込みは、実線で示したように１ワードＷから
８ワードＷまで進んだ後に次のＨに移行する。こ
の一方で、メモリからの読み出しは、破線で示し
たように、１ワード毎に16Hずつ進んだアドレス
で行なわれ、８ワードＷまで進んだ後に次のＨに
順次移行する。このようにして、159Hまで移行
した場合には再びOHにもどる。なお、斜線で表
示された部分は、メモリ内にデータが記憶されて
いることを示している。

このような動作をする従来のメモリアドレス回
路として、第２図に示すものがあつた。図におい
て、１，３は入力端子、２は読み出し用のアドレ
ス回路、４は書き込み用のアドレス回路、５は加
算回路、６は選択回路、７はRAM等のメモリで
ある。入力端子１からの５／14Hの一定周期のカ
ウントパルスがアドレス回路２でカウントされ、
読み出しアドレスとなる。一方、入力端子３から
は、再生したPCM信号に同期したカウントパル
スが入り、アドレス回路４でカウントされ、書き
込みアドレスとなる。この２つのアドレス回路
２，４の出力は選択回路６で選択されて、メモリ
７へ送られる。アドレス回路２とアドレス回路４
の位置関係を第１図のように保つために、アドレ
ス回路２の出力に一定数を加算回路５で加算し
て、アドレス回路４へ送つている。ところが、ア
ドレス回路４のカウント入力は再生したPCM信
号に同期しているため、加算回路５の出力とは非
同期であり、加算回路５の出力をアドレス回路４
へ入力するのは再生したPCM信号が最初に入力
端子３に入つてくる場合か、あるいは途中で大き
なドロツプアウトがあつた場合に限られている。

従来のメモリアドレス回路は以上のように構成
されているので回路の誤動作があつた場合に、書
き込みアドレスと読み出しアドレスが正常な位置
関係にもどることができず、メモリ出力が異常と
なる欠点があつた。

また、従来、PCM記録再生装置において、記
録媒体からの再生信号にドロツプアウトが発生し
た場合、クロツク信号の欠損などのために、バツ
フアメモリがオーバフローしたり、アンダフロー
するのを防止するための制御系を設けたものが知
られている。（特開昭54―97404号公報参照） すなわち、上記制御系は、読み出し用のアドレ
ス回路と、書き込み用のアドレス回路の各アドレ
スの差をカウントするカウンタと、このカウンタ
の出力に応答して発振周波数が変化する発振器ま
たは回転数の変化するモータとからなり、上記カ
ウンタの出力値が一定となるように、Ｄ／Ａ変換
回路およびローパスフイルタを介して制御するも
のである。

これによつて、書き込まれたデータがただちに
読み出されたり、逆に読み出すべきデータが次の
書き込みデータによつて消されるのを防止するこ
とができるなどの利点を有する。

しかしながら、上記従来の制御系は、カウンタ
の出力に応答して発振周波数が変化する発振器や
回転数の変化するモータから構成されているた
め、その自動制御の応答性がきわめて遅く、アド
レスの同期づれを有効に防止できない欠点があつ
た。

この発明は上記のような従来のものの欠点を除
去するためになされたもので、書き込みアドレス
と読み出しアドレスを比較することにより制御信
号を発生し、アドレスの位置関系が乱れた場合で
も、正常な位置関係に速やかに復帰できるメモリ
アドレス回路を提供することを目的としている。

以下、この発明の一実施例を図について説明す
る。第３図において、８は制御信号発生回路であ
る。メモリの読み出し用のアドレス回路２の出力
と書き込み用のアドレス回路９の出力が制御信号
回路８の入力となつており、２つのアドレスを比
較して制御信号を発生してアドレス回路９を制御
する。第４図は制御信号発生回路８の一例で、１
０，１１，１６は入力端子、１２はコンパレータ
回路、１３はアドレス検出回路、１４はゲート回
路、１５はラツチ回路、１７は出力端子である。
入力端子１０にはアドレス回路２の出力である読
み出しアドレスが、入力端子１１にはアドレス回
路９の出力である書き込みアドレスがそれぞれ入
力され、２つのアドレスをコンパレータ回路１２
で比較する。一方、アドレス検出回路１３では書
き込みアドレスを検出している。

ここで、第１図のメモリの概念図より、第１ワ
ード1Wのアドレスを考えると書き込みアドレス
が0H〜128H程度の位置にある場合は読み出しア
ドレスの方が書き込みアドレスよりも大きいこと
がわかる。したがつて、アドレス検出回路１３で
は、書き込みアドレスが0H〜128Hにある場合
“１”レベルとすると、コンパレータ回路１２で
は書き込みアドレスが読み出しアドレスより大と
なつた場合“１”レベルとしてゲート回路１４を
開き、ラツチ回路１５へ送る。ラツチ回路１５は
第１ワード1Wのアドレスを有効とするために設
けられており、入力端子１６から1Wに同期した
信号が入力され、ラツチ回路１５を制御してい
る。

したがつて、書き込みアドレスが０〜128Hに
あつて、しかも書き込みアドレスが読み出しアド
レスよりも大きくなつた場合に、出力端子１７に
制御信号が発生し、アドレス回路９をプリセツト
する。この場合アドレス回路９はアドレス回路２
がある一定の位置に来たときにプリセツトを行な
う。また、書き込みアドレスが128H以上の場合
は、制御能力がないが時間が進めばすぐに０〜
128Hの間に入るので問題はない。

なお、上記実施例では書き込みアドレス回路
と、読み出しアドレス回路が各々１つの場合につ
いて説明したが、複数個の書き込みおよび読み出
し回路を持つ場合でも同様に構成することがで
き、同様の効果を奏する。

以上のようにこの発明によれば、書き込みアド
レスと読み出しアドレスを比較して制御信号を発
生させることにより、誤動作などによりアドレス
の位置関係が乱れても速やかに正常状態に復帰で
きる効果がある。

【図面の簡単な説明】

第１図はメモリの使い方の一例としての概念
図、第２図は従来のメモリアドレス回路のブロツ
ク図、第３図はこの発明の一実施例によるメモリ
アドレス回路のブロツク図、第４図は制御信号発
生回路のブロツク図である。 ２…読み出し用アドレス回路、９…書き込み用
アドレス回路、６…選択回路、８…制御信号発生
回路、１２…コンパレータ回路、１３…アドレス
検出回路、１４…ゲート回路、１５…ラツチ回
路。なお、図中、同一符号は同一、または相当部
分を示す。

Claims (1)

【特許請求の範囲】
1. １ 書き込みアドレスと読み出しアドレスがほぼ
   一定のアドレス関係を保つて、所定のアドレス範
   囲内をサイクリツクに可変するメモリのアドレス
   回路において、読み出し用のアドレス回路と、書
   き込み用のアドレス回路と、両アドレス回路の出
   力を比較することにより一方のアドレスが他方の
   アドレスを追い越すと両アドレスのうち一方のア
   ドレスをリセツトしてそのアドレスを上記アドレ
   スの位置関係に戻すための制御信号を発生する制
   御信号発生回路と、両アドレス回路の出力を選択
   して上記メモリに供給する選択回路とを備え、上
   記制御信号発生回路は、上記両アドレスの出力を
   入力として一方のアドレスが他方のアドレスを追
   い越すと所定レベルの信号を出力するコンパレー
   タ回路と、上記アドレス回路の一方のアドレスを
   検出してそのアドレスがあらかじめ決められたア
   ドレス範囲内にあるとき所定レベルの信号を出力
   するアドレス検出回路と、上記コンパレータ回路
   とアドレス検出回路からの所定レベルの両信号を
   受けて出力を発生するゲート回路と、このゲート
   回路からの出力を受けて両アドレスのうち一方の
   アドレス回路をリセツトする制御信号を発生する
   ラツチ回路とを具備したことを特徴とするメモリ
   アドレス回路。