JPS628876B2 - - Google Patents
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- JPS628876B2 JPS628876B2 JP55143947A JP14394780A JPS628876B2 JP S628876 B2 JPS628876 B2 JP S628876B2 JP 55143947 A JP55143947 A JP 55143947A JP 14394780 A JP14394780 A JP 14394780A JP S628876 B2 JPS628876 B2 JP S628876B2
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- Japan
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- memory cell
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- data
- memory
- block
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
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- Read Only Memory (AREA)
Description
本発明はデータ書き込み時間の短縮化をはかつ
た不揮発性半導体メモリーに関する。 一般に、電荷補獲手段をゲート絶縁膜内にもつ
たIG−FET（絶縁ゲート型電界効果トランジス
タ）をメモリーセルとしたPROM
（Programmable Read Only Memory）におい
て、電荷捕獲手段としてのフローテイング・ゲー
トに電子を注入するつまりプログラムを行なう
時、メモリーセルのゲートとドレインにプログラ
ム電圧Ｖp（例えば25V）を印加するが、１つの
メモリーセルをプログラムするには通常50ミリ秒
程度の時間が必要である。ところで従来は、１ビ
ツトのデータを得るためのメモリー領域で、１つ
の番地毎にプログラムを行なつていたため4096ワ
ード×８ピツトのメモリーの場合、4096×50〔ｍ
ｓ〕＝204800≒3.4分となり、プログラムに多くの
時間を要した。 本発明は上記実情に鑑みてなされたもので、１
ビツトのデータを得るためのメモリー領域の２つ
以上の番地に同時にデータ書き込みが行なえるよ
うにすることにより、プログラム時間の短縮化を
はかつた不揮発性半導体メモリーを提供しようと
するものある。 以下図面を参照して本発明の一実施例を説明す
る。第１図において１はメモリーセル・アレイで
あり、このセル・アレイ１には行線２０，……、
列線３10，……，３1l，３2l，……３2l、メモリー
セル４10，……４1l，４20，……４2l等が設けられ
ている。行線２０，……の一端は行デコーダ５に
接続される。ブロツクＡの列線３10，……３1lの
一端はIG−FET６10，……６1lを介して端子７A
に接続され、この端子７AはIG−FET（負荷トラ
ンジスタ）８Aを介してプログラム電源Ｖp（例え
ば25V）に接続される。ブロツクＢの列線３20，
……３2lの一端はIG−FET６20，……６2lを介し
て端子７Bに接続され、この端子７BはIG−FET
８B（負荷トランジスタ）を介してプログラム電
源Ｖpに接続される。上記IG−FET６10，６20，
……６1l，６2lは列デコーダ１４の出力線１５10，
……１５1lで選択される。上記IG−FET８Aはブ
ロツクＡで指定されたメモリーセル（番地）にデ
ータ“１”を書き込むか“０”を書き込むかを決
めるためのものであり、IG−FET８Bはブロツク
Ｂで指定されたメモリーセル（番地）に“１”を
書き込むか“０”を書き込むかを決めるためのも
のである。即ち電位検出回路９は、供給される書
き込みデータの電位レベルに応じてIG−FET８
A，８Bのオン、オフ状態を決定する。また上記端
子７A，７Bは、データ読み出し時のみ使用される
IG−FET１０A，１０Bを介して端子１１に接続
される。IG−FET１０A，１０Bはアドレス入力
A0，０で制御される。上記端子１１に読み出
された１ビツトのデータは、IG−FET１２を介
してセンスアンプ及び出力バツフア回路１３に供
給される。上記IG−FET１２はデータ読み出し
信号Ｒ／で制御される。 上記第１図は、１ビツトのデータを得るメモリ
ー領域の２つの番地のデータを、同時にプログラ
ムする際の構成例である。このメモリーににおい
て通常のデータ読み出し時、ブロツクＡの列線
は、アドレス入力A0＝“１”の時列デコーダ１４
によつて１本が選択され、ブロツクＢの列線は、
アドレス入力A0＝“０”つまり０＝“１”の時
列デコーダ１４によつて１本が選択される。 一方本実施例の主旨は、A0＝“０”（０＝
“１”）及びA0＝“１”の２つの状態つまりブロツ
クＡ及びＢの２つの番地を同時にプログラムする
もので、ブロツクＡ，Ｂのそれぞれ１本、つまり
２本の列線が同時に選択され、その時選択された
行線との交点のメモリーセル２個が同時にプログ
ラムされる。具体的には、下記の第１表に示すよ
うに電位検出回路９への書き込みデータを、例え
ば０〔Ｖ〕、５〔Ｖ〕、10〔Ｖ〕、15〔Ｖ〕の４種
の電位に区別することにより、A0＝“０”（０
＝“１”）、A0＝“１”の２つの番地のデータを、
電位検出回路９の出力ｓ，ｔの電位で、IG−
FET８A，８Bをオン／オフすることで、その時
列デコーダ１４、行デコーダ５で選択された２つ
のメモリーセル（番地）を同時にプログラムす
る。ただし、ここではフローテイングゲートをゲ
ート絶縁膜内にもつIG−FETをメモリーセルと
するPROMを例にとつているから、このPROMの
何もしない状態つまりフローテイングゲートが中
性の時を“０”の状態、フローテイングゲートに
電子が注入された状態を“１”とする。そしてフ
ローテイングゲートに電子を注入することは、メ
モリーセルのゲート及びドレインにプログラム電
圧ＶP（例えば25V）を印加することにより行な
う。
た不揮発性半導体メモリーに関する。 一般に、電荷補獲手段をゲート絶縁膜内にもつ
たIG−FET（絶縁ゲート型電界効果トランジス
タ）をメモリーセルとしたPROM
（Programmable Read Only Memory）におい
て、電荷捕獲手段としてのフローテイング・ゲー
トに電子を注入するつまりプログラムを行なう
時、メモリーセルのゲートとドレインにプログラ
ム電圧Ｖp（例えば25V）を印加するが、１つの
メモリーセルをプログラムするには通常50ミリ秒
程度の時間が必要である。ところで従来は、１ビ
ツトのデータを得るためのメモリー領域で、１つ
の番地毎にプログラムを行なつていたため4096ワ
ード×８ピツトのメモリーの場合、4096×50〔ｍ
ｓ〕＝204800≒3.4分となり、プログラムに多くの
時間を要した。 本発明は上記実情に鑑みてなされたもので、１
ビツトのデータを得るためのメモリー領域の２つ
以上の番地に同時にデータ書き込みが行なえるよ
うにすることにより、プログラム時間の短縮化を
はかつた不揮発性半導体メモリーを提供しようと
するものある。 以下図面を参照して本発明の一実施例を説明す
る。第１図において１はメモリーセル・アレイで
あり、このセル・アレイ１には行線２０，……、
列線３10，……，３1l，３2l，……３2l、メモリー
セル４10，……４1l，４20，……４2l等が設けられ
ている。行線２０，……の一端は行デコーダ５に
接続される。ブロツクＡの列線３10，……３1lの
一端はIG−FET６10，……６1lを介して端子７A
に接続され、この端子７AはIG−FET（負荷トラ
ンジスタ）８Aを介してプログラム電源Ｖp（例え
ば25V）に接続される。ブロツクＢの列線３20，
……３2lの一端はIG−FET６20，……６2lを介し
て端子７Bに接続され、この端子７BはIG−FET
８B（負荷トランジスタ）を介してプログラム電
源Ｖpに接続される。上記IG−FET６10，６20，
……６1l，６2lは列デコーダ１４の出力線１５10，
……１５1lで選択される。上記IG−FET８Aはブ
ロツクＡで指定されたメモリーセル（番地）にデ
ータ“１”を書き込むか“０”を書き込むかを決
めるためのものであり、IG−FET８Bはブロツク
Ｂで指定されたメモリーセル（番地）に“１”を
書き込むか“０”を書き込むかを決めるためのも
のである。即ち電位検出回路９は、供給される書
き込みデータの電位レベルに応じてIG−FET８
A，８Bのオン、オフ状態を決定する。また上記端
子７A，７Bは、データ読み出し時のみ使用される
IG−FET１０A，１０Bを介して端子１１に接続
される。IG−FET１０A，１０Bはアドレス入力
A0，０で制御される。上記端子１１に読み出
された１ビツトのデータは、IG−FET１２を介
してセンスアンプ及び出力バツフア回路１３に供
給される。上記IG−FET１２はデータ読み出し
信号Ｒ／で制御される。 上記第１図は、１ビツトのデータを得るメモリ
ー領域の２つの番地のデータを、同時にプログラ
ムする際の構成例である。このメモリーににおい
て通常のデータ読み出し時、ブロツクＡの列線
は、アドレス入力A0＝“１”の時列デコーダ１４
によつて１本が選択され、ブロツクＢの列線は、
アドレス入力A0＝“０”つまり０＝“１”の時
列デコーダ１４によつて１本が選択される。 一方本実施例の主旨は、A0＝“０”（０＝
“１”）及びA0＝“１”の２つの状態つまりブロツ
クＡ及びＢの２つの番地を同時にプログラムする
もので、ブロツクＡ，Ｂのそれぞれ１本、つまり
２本の列線が同時に選択され、その時選択された
行線との交点のメモリーセル２個が同時にプログ
ラムされる。具体的には、下記の第１表に示すよ
うに電位検出回路９への書き込みデータを、例え
ば０〔Ｖ〕、５〔Ｖ〕、10〔Ｖ〕、15〔Ｖ〕の４種
の電位に区別することにより、A0＝“０”（０
＝“１”）、A0＝“１”の２つの番地のデータを、
電位検出回路９の出力ｓ，ｔの電位で、IG−
FET８A，８Bをオン／オフすることで、その時
列デコーダ１４、行デコーダ５で選択された２つ
のメモリーセル（番地）を同時にプログラムす
る。ただし、ここではフローテイングゲートをゲ
ート絶縁膜内にもつIG−FETをメモリーセルと
するPROMを例にとつているから、このPROMの
何もしない状態つまりフローテイングゲートが中
性の時を“０”の状態、フローテイングゲートに
電子が注入された状態を“１”とする。そしてフ
ローテイングゲートに電子を注入することは、メ
モリーセルのゲート及びドレインにプログラム電
圧ＶP（例えば25V）を印加することにより行な
う。
【表】
第１図において、書き込みデータの電位レベル
が0Vの時、ｓ＝“０”、ｔ＝“０”を電位検出回路
９の出力とする。この時IG−FET８A，８Bはオ
フのままであるから、列線にはプログラム電圧Ｖ
pが印加されず、従つて書き込みは行なわれず、
メモリーセルは“０”のままである。このこと
は、ブロツクＡ，Ｂで指定されたメモリーセル
（番地）に“０”が書き込まれたことと等価であ
る。書き込みデータが５Ｖになつた場合は、ｓ＝
“１”、ｔ＝“０”となつてIG−FET８Bのみがオ
ンし、いま列デコーダ１４の出力線１５108行デ
コーダ５の行線２０が選択されていれば、メモリ
ーセル４20のゲート及びドレインにプログラム電
圧Ｖpが印加され、プログラムが行なわれてメモ
リーセル４20は“１”の状態になる。この時IG−
FET８Aはオフで、メモリーセル４10は“０”の
ままだから、該セルに“０”書き込みが高なわれ
たことと等価である。以下同様に書き込みデータ
が10Vの時、ｓ＝“０”、ｔ＝“１”となつてIG−
FET８Aのみがオンし、この時行線２０、出力線
１５10が選択されていれば、メモリーセル４10に
“１”が書き込まれる。書き込みデータが１５Ｖ
の場合は、IG−FET８A，８Bが共にオンし、出
力線１５10、行線２０が選択されればメモリーセ
ル４10，４20に“１”が書き込まれるものであ
る。 第２図は電位検出回路９の一例を示し、下記の
第２表にこの回路の各点の電位レベルを示す。但
しこの第２表で、“０”はすべて０〔Ｖ〕を示す
が、“１”は端子ｘ〜ｚについては電源Ｖc（例え
ば5V）レベル、端子ｓ，ｔについてはＶp（例え
ば25V）レベルに対応する。
が0Vの時、ｓ＝“０”、ｔ＝“０”を電位検出回路
９の出力とする。この時IG−FET８A，８Bはオ
フのままであるから、列線にはプログラム電圧Ｖ
pが印加されず、従つて書き込みは行なわれず、
メモリーセルは“０”のままである。このこと
は、ブロツクＡ，Ｂで指定されたメモリーセル
（番地）に“０”が書き込まれたことと等価であ
る。書き込みデータが５Ｖになつた場合は、ｓ＝
“１”、ｔ＝“０”となつてIG−FET８Bのみがオ
ンし、いま列デコーダ１４の出力線１５108行デ
コーダ５の行線２０が選択されていれば、メモリ
ーセル４20のゲート及びドレインにプログラム電
圧Ｖpが印加され、プログラムが行なわれてメモ
リーセル４20は“１”の状態になる。この時IG−
FET８Aはオフで、メモリーセル４10は“０”の
ままだから、該セルに“０”書き込みが高なわれ
たことと等価である。以下同様に書き込みデータ
が10Vの時、ｓ＝“０”、ｔ＝“１”となつてIG−
FET８Aのみがオンし、この時行線２０、出力線
１５10が選択されていれば、メモリーセル４10に
“１”が書き込まれる。書き込みデータが１５Ｖ
の場合は、IG−FET８A，８Bが共にオンし、出
力線１５10、行線２０が選択されればメモリーセ
ル４10，４20に“１”が書き込まれるものであ
る。 第２図は電位検出回路９の一例を示し、下記の
第２表にこの回路の各点の電位レベルを示す。但
しこの第２表で、“０”はすべて０〔Ｖ〕を示す
が、“１”は端子ｘ〜ｚについては電源Ｖc（例え
ば5V）レベル、端子ｓ，ｔについてはＶp（例え
ば25V）レベルに対応する。
【表】
第２図の電位検出回路において２１〜２３は基
準電圧発生部であり、例えばその出力端O1には
２Ｖが、O2には７Ｖが、O3には１２Ｖが得られ
る。２４〜２６は電位検出部、２７〜３０はゲー
ト回路である。電位検出部２４〜２６は、基準電
位発生部の出力電圧と書き込みデータの電位レベ
ルを比較し、その結果でゲート回路を制御し、出
力ｓ，ｔのレベルを決める。例えば書き込みデー
タがOVの時、デプレツシヨン型トランジスタ３
１の抵抗値はトランジスタ３２のそれと比較して
大であり、エンハンスメント型トランジスタ３３
はオン方向、トランジスタ３４はオフ方向にあ
る。書き込み信号／Ｗの供給でトランジスタ３
５がオン状態になると出力端O4，O5のレベルが
決まり、この場合O4は“０”、O5が“１”とな
る。この“１”でゲート回路２７のトランジスタ
３６と、ゲート回路２８のトランジスタ３７がオ
ンし、出力ｓ，ｔは共に“０”となり、第２表の
結果と一致する。書き込みデータの電位レベルが
他の値をとつた時の動作も第２表の結果と一致す
る。 第３図は電位検出回路の他の例を示すもので、
この場合は基準電圧発生部４１から、電位検出部
４２に例えば７Ｖ、電位検出部４３に12V、検出
部４４に１８Ｖ、検出部４５に２１Ｖの基準電圧
を与え、書き込みデータの電位レベルとの比較を
行なうようにしている。この回路は、書き込みデ
ータが０〜5Vの間に従来通り、入力アドレスに
より指定された１つのメモリーセルをプログラム
するが、書き込みデータが１０Ｖ，１５Ｖ，２０
Ｖ，２５Ｖの４つの状態になると、２つの番地を
同時にプログラムするものである。この時の回路
動作は下記の第３表に示される。
準電圧発生部であり、例えばその出力端O1には
２Ｖが、O2には７Ｖが、O3には１２Ｖが得られ
る。２４〜２６は電位検出部、２７〜３０はゲー
ト回路である。電位検出部２４〜２６は、基準電
位発生部の出力電圧と書き込みデータの電位レベ
ルを比較し、その結果でゲート回路を制御し、出
力ｓ，ｔのレベルを決める。例えば書き込みデー
タがOVの時、デプレツシヨン型トランジスタ３
１の抵抗値はトランジスタ３２のそれと比較して
大であり、エンハンスメント型トランジスタ３３
はオン方向、トランジスタ３４はオフ方向にあ
る。書き込み信号／Ｗの供給でトランジスタ３
５がオン状態になると出力端O4，O5のレベルが
決まり、この場合O4は“０”、O5が“１”とな
る。この“１”でゲート回路２７のトランジスタ
３６と、ゲート回路２８のトランジスタ３７がオ
ンし、出力ｓ，ｔは共に“０”となり、第２表の
結果と一致する。書き込みデータの電位レベルが
他の値をとつた時の動作も第２表の結果と一致す
る。 第３図は電位検出回路の他の例を示すもので、
この場合は基準電圧発生部４１から、電位検出部
４２に例えば７Ｖ、電位検出部４３に12V、検出
部４４に１８Ｖ、検出部４５に２１Ｖの基準電圧
を与え、書き込みデータの電位レベルとの比較を
行なうようにしている。この回路は、書き込みデ
ータが０〜5Vの間に従来通り、入力アドレスに
より指定された１つのメモリーセルをプログラム
するが、書き込みデータが１０Ｖ，１５Ｖ，２０
Ｖ，２５Ｖの４つの状態になると、２つの番地を
同時にプログラムするものである。この時の回路
動作は下記の第３表に示される。
【表】
なお上記実施例では、メモリー領域を２つのブ
ロツクに分割してプログラムに要する時間を従来
の1/2としたが、メモリー領域をｎ個に分割すれ
ば、プログラム所要時間を１／ｎにできる等、本
発明は実施例に限られず種々の応用が可能であ
る。 以上説明した如く本発明によれば、複数の番地
を同時にプログラムできるため、プログラム時間
が短縮される不揮発性半導体メモリーが提供でき
るものである。
ロツクに分割してプログラムに要する時間を従来
の1/2としたが、メモリー領域をｎ個に分割すれ
ば、プログラム所要時間を１／ｎにできる等、本
発明は実施例に限られず種々の応用が可能であ
る。 以上説明した如く本発明によれば、複数の番地
を同時にプログラムできるため、プログラム時間
が短縮される不揮発性半導体メモリーが提供でき
るものである。
第１図は本発明の一実施例を示す回路図、第２
図は同回路の一部詳細回路図、第３図は同回路の
他の例を示す回路図である。 １……メモリーセル・アレイ、２０……行線、
３10〜３2l……列線、４10〜４2l……メモリーセ
ル、５……行デコーダ、６10〜６2l……列選択ゲ
ート、８A，８B……ブロツク選択ゲート、９……
電位検出回路、１４……列デコーダ、Ａ，Ｂ……
ブロツク。
図は同回路の一部詳細回路図、第３図は同回路の
他の例を示す回路図である。 １……メモリーセル・アレイ、２０……行線、
３10〜３2l……列線、４10〜４2l……メモリーセ
ル、５……行デコーダ、６10〜６2l……列選択ゲ
ート、８A，８B……ブロツク選択ゲート、９……
電位検出回路、１４……列デコーダ、Ａ，Ｂ……
ブロツク。
Claims (1)
- 【特許請求の範囲】 １ Ｍワード×Ｎビツト（Ｍ、Ｎは自然数）構成
の出力がＮ個のビツトである不揮発性半導体メモ
リーにおいて、前記出力１ビツトを得るための構
成は、電荷捕獲手段をゲート絶縁膜内にもつた
IG−FETをメモリーセルとして出力１ビツトの
データを得るメモリー領域の列線を複数のブロツ
クに分割し、各ブロツク内の１つのメモリーセル
にそれぞれデータを書き込むために前記各ブロツ
ク内で同時に選択されたメモリーセルのゲートと
ドレインに、論理データ“１”を書き込むか論理
データ“０”を書き込むかに応じて、各ブロツク
に対応して設けられ書き込みデータに応じてスイ
ツチング制御される負荷トランジスタをそれぞれ
制御することによつてプログラム電圧を選択印加
する電圧印加手段を具備したことを特徴とする不
揮発性半導体メモリー。 ２ 前記ブロツクの数はｎ個であり、前記電圧印
加手段は、前記各ブロツクにそれぞれプログラム
電源電圧を与えるｎ個のスイツチ素子を有し、か
つ2n個の電位レベルをもつ入力信号のレベルに
応じて前記各スイツチ素子を制御する電位検出回
路を有することを特徴とする特許請求の範囲第１
項に記載の不揮発性半導体メモリー。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14394780A JPS5769583A (en) | 1980-10-15 | 1980-10-15 | Non_volatile semiconductor memory |
| EP19860201618 EP0214705B1 (en) | 1980-10-15 | 1981-10-07 | Semiconductor memory with improvend data programming time |
| DE8686201618T DE3177270D1 (de) | 1980-10-15 | 1981-10-07 | Halbleiterspeicher mit datenprogrammierzeit. |
| DE8181304660T DE3176751D1 (en) | 1980-10-15 | 1981-10-07 | Semiconductor memory with improved data programming time |
| EP81304660A EP0050005B1 (en) | 1980-10-15 | 1981-10-07 | Semiconductor memory with improved data programming time |
| US06/310,822 US4477884A (en) | 1980-10-15 | 1981-10-13 | Semiconductor memory with improved data programming time |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14394780A JPS5769583A (en) | 1980-10-15 | 1980-10-15 | Non_volatile semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5769583A JPS5769583A (en) | 1982-04-28 |
| JPS628876B2 true JPS628876B2 (ja) | 1987-02-25 |
Family
ID=15350745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14394780A Granted JPS5769583A (en) | 1980-10-15 | 1980-10-15 | Non_volatile semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5769583A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6180597A (ja) * | 1984-09-26 | 1986-04-24 | Hitachi Ltd | 半導体記憶装置 |
| US5136546A (en) * | 1984-09-26 | 1992-08-04 | Hitachi, Ltd. | Semiconductor memory |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54107638A (en) * | 1978-02-10 | 1979-08-23 | Sanyo Electric Co Ltd | Memory data readout circuit in semiconductor memory unit |
| JPS582438B2 (ja) * | 1978-02-17 | 1983-01-17 | 三洋電機株式会社 | 不揮発性半導体メモリ装置 |
-
1980
- 1980-10-15 JP JP14394780A patent/JPS5769583A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5769583A (en) | 1982-04-28 |
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