JPS6289300A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関する。

〔従来の技術〕

従来、半導体メモリは第６図に示すよりに、ＣＢ（チッ
プイネイブル）信号２０により選択された半導体メモリ
チップ上で外部アドレス／くス２１の情報をアドレスデ
コーダ２２より行と列にデコードしメモリー回路２３の
中から特定の記憶素子を選択し、Ｅ、／Ｗ信号２４によ
り、データノくス２５上の情報をデータラッチ回路にラ
ッチし。

このラッチされた情報を選択された特定の記憶素子に記
憶されている情報を、内部データバス２６を介して、デ
ータラッチ回路２７にラッチし、このｆＲ報をデータバ
ス２４に出力する。（読み出し動作） 〔発明が解決しようとする問題点〕 上述した従来の半導体メモリは、アドレスバスのビット
数と１対１に対応する数の記憶素子がＩＣチップ上に製
造されていた、したが・りて、このＩＣチップ上の記憶
素子の中で１つでも故障するとそのＩＣチップは使用不
可能となってしまう欠点がある。

〔問題点を解決するための手段〕

本発明の半導体メモリー装置は、アドレスの清報を記憶
できる複数のレジスタと、アドレスバス癩では選択され
ない半導体配憶素子と、複数のレジスタの内容とアドレ
ス情報が致しているか判定する為の比較器を有している
。

〔実施例〕

第１図は、本発明の実施例を示すブロック図である。第
１図に示す様に、本発明では、従来の半導体メモリを構
成していたブロック以外に外部アドレスバス１の情報を
内部アドレス信号（ＡＤＲφ〜ＡＤＲｎ）２に変換した
情報を記憶する為のアドレスレジスタ（ＡＤＲ、ＲｇＧ
と略す）３と、ＡＤＲ，ＲＥＧの内容と内部アドレス信
号が一致しているか比較する為の比較器（ＣＯＭＦと略
す）４と、ＣＯＭＰ、の出力信号により選択される半導
体メモリ素子からなる記憶回路（ＳＵＢＭＥＭＯＲ，Ｙ
）５を有している、かつ内部ブロックの制菌信号として
Ｍ　ＯＤ　Ｅ信号６がある。

本実施例の概略の動作は以下のようになる。まず、メモ
リー外部からＣＰ　Ｕ等の制御ＩＣ等により、メモリの
動作試験を行なった結果主メモリ（ＭＡＩＮ、＼什ＭＯ
ＲＹ）７の特定のアト１／スに対応する記憶素子の動作
が不良であることが判明すると、ＭＯＤＥを”Ｌ″′に
しＡＤＲ，ＲＥＧへの書き込みモードに切りかえ、不良
ビットに対応するアドレスをＡＤＲ，Ｒｇ（）に書き込
む、通常のメモリー動作時には、ＭＯＤＥを”Ｈ”にし
て動作状態にする。動作中メモリー内部では、デコーダ
によりデコードされたアドレス清報が先程不良アドレス
として記憶されたＡＤＲ，、ＲＦｉＧの内部と一致する
か、ＣＯＭＰを用いて２常時比較している。もし一致し
た時は、そのアドレス情報に対応スル、ＭＡＩＮ　　Ｍ
ＥＭＯＲＹ　ｔ７）ＲＦ２億Ｒ子は、不良であるから５
この一致信号（ＣＦ）φ〜ＣＥｍ）を８’［ＪＢＭＥＭ
ＯＲＹの特定の記憶素子の選択７号に信号に［受用し、
記憶回路をＭＡＩＮからＳＵＢに切換える本実施例では
、動作スピードを上げる為に、ＡＤＲ、几ＦＪＧ、ＣＯ
ＭＰ、ＳＵＢ　ＭＥＭＯＲ，Ｙ　　のビット数の各々の
回路数は同じにして内部アドレスとＡＤＲ，几ＥＧすべ
での情報を１司時に比較している。

これら回路の数は、予想されるＭＡＩＮ　　ＩＩＭＯＲ
Ｙの不良ビ＝−ト１２分だけあらかじめチップ内に入れ
てＳく。

次に、各ブロックについてさらに詳しくその動作を説明
する。

嘉２図にＡＤＲ，ＲＥＧ　　部の回路を示す。本実施′
ρ１では、アドレスビット長ｎで几１１３Ｇの数がすφ
〜Φｍまでのｍ＋１１固の構成である。つまり不良ビッ
トがｍ＋１個までならチップは外部からは正常に動作し
ている様にみえる。さらに付加回路として、カウンタ８
８よびデコーダ９がある。

この回路への不良アドレスの書き込み動作を第３図のタ
イムチャートを用いて示す。まず、リセット信号２８に
よりカウンタ８８よび１０〜１２のＦ／Ｆφ〜Ｆ　／　
Ｆ　ｍの出力は“０”になる。次に不良アドレス１，２
９をＡＤＲφ〜ＡＤＲｎに外部アドレスバスから出力す
る。この時、カウンタの出力は０”となって８９、デコ
ーダの出力はすφのみ’Ｈ″′となり◆Ｏのレジスタ群
ｍφφ〜ｍφｎが二１択状態になろっさら１こ ングで◆φのレジスタ１３に入ＤＲ，φ〜ＡＤＲｎの情
報が榔ぎ込まれかつ、Ｆ／Ｆ、６の出力ＡＤＨ，φｎ＋
１３２が′Ｈ”にセットされろ。Ｆ／Ｆｑ６二″′Ｈ″
′状態ですφのレジスタ群に不良アドレス情報が記憶さ
ねている事を示している。ざらをてもう一つ不良アドレ
スｔζめった時は、ＤＡＴＡφ（１’）ＡＴＡ　バスの
Ｌ　ＳＢ　）とＭＯＤＩ弓の信号の論埋積をカウンタの
カウント信号３３としてカウンタを１つ進める。この信
号により、デコーダの出力は＋１＝”Ｈ”となり◆１の
レジスタ群が選択状態となる以下の動作は、不良アドレ
ス１０時と同様で、ＡＤＲ，φ〜Ａ　Ｄ　ｎ　ｎの不良
アドレス士Ｓ報３４が、ナ１のレジスタ群に記憶され、
Ｆ／Ｆ、＝１Ｈ”にセットされる。以下同様の動作でｍ
＋１遣類の不良アドレスがＡＤＲ６几ＥＧに記憶できる
。

次に第１図のＣＯＭＰ、部の動作について、第４図で示
す。ＭＯＤ　Ｅ＝　’″Ｌ”でＡＤＲφ〜ＡＤＲｎ　の
情報はバス１４に供給され前記第２図の人り几φ〜ＡＤ
Ｒ口に接続され、不良アドレスの書き込みモードとなる
。ΔｆＯＤＥ＝“Ｈ”の状態でアドレス一致の検出を行
なう、ＭＯＤＥ＝”Ｈ”で前記第２図のＡＤＲ，ＲＥＧ
　　に記憶されている情報は、ＡＤＲφφ〜ＡＤＲφｎ
、ＡＤＲ＋φ〜Ａ　Ｄ　Ｒｔ　ｎ　−ＡＤＲｍφ〜Ａ　
Ｄ　Ｒｍ　ｎに出力されている。これら清報とＡＤＲφ
、ＡＤ几ｎのｒＷ報トＥＸ−ＮＯＩＩ、論理を行なイ、
カッ、入ＤＲ，Ｒ，ＥＧ群ノＦ／Ｆｍ　（７）論理積の
演Ｊｌ：を行なう、この一連の演算で、もし、ＡＤ几φ
〜ＡＤ凡ｎの情報とＡＤＩ（、−ＢＥＧのどれか１つの
レジスタ群の情報が一致すると、ＣＢφ〜ＣＥｍのいず
れか１つが”Ｈ”になる。この信号が’　Ｉ−Ｉ”にな
った時、ＭＡＩＮ　　ＭＥｉ”／１０几Ｙ上のＡＤ几φ
〜ＡＤ几ｎの情報に対もする記憶素子が不良で、ちるこ
とＩＣなる。

次に第１図に示した５ｕｆ３　　ＭＥＭＯＲ，Ｙ　５に
ついてｘ５図を用いてその動作を示す。本実、洩例では
、１ピントｘ　ｍ　）Ｓ　ｕ　Ｂ　　Ｍ　Ｅ　ＬｉＯＢ
Ｙと’ｆＫ　ッているが、と口は、任意のビット長でも
動作は同じである。第５図で１５〜１７のＭ１〜ＭＷが
記憶素子であり、第４図で示したＣ０％１ｒ、の一致信
号ＣＥφ〜ＣＥｍ　　に１対１対応している。り甘口Ｃ
Ｅφ工”Ｈ”ならば、Ｍφの究境素子が、ＭＡＩＮ　　
さ；（ＥＭＥＲＹの代り（二呵５作することになる。

つまり、ＣＦＪφ・ＣＥ−ＭＯＤＥ−Ｒ／Ｗ＝″Ｈ”　
ならばＭφの清報がＤＡ’Ｌ’Ａ−ＢｕＳ１８に出力さ
れ、ｃｇφ−ＣＥ−Ｒ，／Ｗ＝″Ｈ”ｌばＭφＫＤＡＴ
Ａ−Ｂｕ８の情報が臀ぎ込まね、る。

また、不良アドレスがない場合（・言、ＭＯＤＥ＝″Ｌ
”にして２けば、 ＣＥ−（Ｊ＄−のｎ・・・５蒲＝”Ｈ”の時、第１図の
Ｍｃｇ１９＝”Ｈ＠となり、ＭＡＩＮ　　ＭＥＭＯＲＹ
のろの動作となる。

〔発明の効果〕 以上説明したように本発明は、従来の半導体メモリ装置
に、アドレスの情報を記憶できる複数のレジスタとアド
レス情報では、選択されない半導体記憶素子と複数のレ
ジスタの内容とアドレス情報が一致しているか判定する
為の比較器を有することにより、記憶素子の数ビットが
不良になって４ＩＣチツプとして動作可能にできる効果
がある。

この％敵を有する事により、例えば宇宙環境等に置かれ
た衛星のように、−変地上を離れて故障した時、修理が
不可能な様な場合でも、動作が経続でき、装置寿命を延
ばす効果も期待できる。

【図面の簡単な説明】

第１図は本発明の半導体メモリのブロック図、第２図は
、第１図のブロック中のＡＤＲ、ＢＥＧ部の詳しい回路
図、第３図は、第２図の動作を示すタイミング図、第４
図は第１図中のＣＯＭＰ部の詳しい回路図、第５図は第
１図中のＳｕＢＭＥＭＯＲＹ部の詳しい回路図、第６図
は、従来の半導体メモリのブロック図である。 図中で １・・・・−・外部アドレスバス、２・−・・・・内部
アドレスバス、３・・・・・・ＡＤＲ，ＢＥＧ（アドレ
ス・レジスタ）４−−・・−ＣＯＭｐ　（比較器）、５
−−−−−・ＳｕＢＭＥＭＯ几Ｙ、６・・・・・・ＭＯ
ＤＢ、％ｌ、７・・・・・・ＭＡＩＮＭＥＭＯＥｔ、Ｙ
、８・・・・−・カウンタ、９・・−・・・デコーダ、
１０．１１．１２・・・・−・Ｆ／Ｆ　（フリップフロ
ップ）。 １３・−・・・・レジスタ、１４・・・・・・バス、１
５，１６゜１７・°°・・・記憶素子、１８−・＝ＤＡ
ＴＡ−Ｂｕ　Ｓ　（データバス）、１９・・・・・・Ｍ
ＣＥ（７号、２０・・・・・・ＣＥ倍信号２１・・・・
・・外部アドレスバス、２２山川アドレスデコーダ、２
３・・・・・・記憶回路、２４・・・・・・Ｒ／Ｗ信号
、２５・・・・・・外部データバス、２６・−・・・・
内部データバス、２７・−・・・・データラッチ回路、
２８・・・・・・几ＥｓＥ’ｒ、２９・−・・・・不良
アドレス、１，３ｏ・・・・−・ＭＯＤＥ、３１−−−
−−−Ｒ／Ｗ、３２　・−・−ＡＤＲφｎ＋１．３３・
・・・−・Ｃ０ＵＮＴ、３４・・・・−・不良アドレス
２である。 代理人　弁理士　　内　原　　　２ 日　　　　　　　　・ 鶏 茅　３　図 竿　５　図

Claims (2)

【特許請求の範囲】
1. （１）多数の半導体記憶素子から構成される記憶回路と
   、クロック信号により制御されるタイミング信号の制御
   のもとに、外部のアドレス情報をＩＣチップ内のアドレ
   ス信号に変換するデコーダと、このデコーダにより変換
   されたアドレス信号に基づき唯一選択された半導体記憶
   素子に外部のデータを書き込み又は、唯一選択された半
   導体記憶素子から外部へデータを読み出す為のデータ切
   換回路を有する半導体メモリ装置において、前記アドレ
   ス情報を記憶できる複数のレジスタと、前記アドレス情
   報では、選択されない半導体記憶素子と、前記複数のレ
   ジスタの内容とアドレス情報が一致しているか判定する
   為の比較器を有する事を特徴とする半導体メモリー装置
   。
2. （２）前記アドレス情報を記憶できる複数のレジスタは
   、外部から書き込みが可能であり、前記アドレス情報で
   は選択されない半導体記憶素子は、外部から書き込み、
   読み出しが可能な事を特徴とする。特許請求の範囲（１
   ）項に記載された半導体メモリ装置。