JPS629430A - デ−タバツフア制御方式 - Google Patents
デ−タバツフア制御方式Info
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- JPS629430A JPS629430A JP14651185A JP14651185A JPS629430A JP S629430 A JPS629430 A JP S629430A JP 14651185 A JP14651185 A JP 14651185A JP 14651185 A JP14651185 A JP 14651185A JP S629430 A JPS629430 A JP S629430A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はデータバッファの制御方式に関し、特に磁気デ
ィスク制御装置などのデータ制御装置において、多量の
データを短時間のうちに転送するのに好適なデータバッ
ファの制御方式に関するものである。
ィスク制御装置などのデータ制御装置において、多量の
データを短時間のうちに転送するのに好適なデータバッ
ファの制御方式に関するものである。
磁気ディスク装置を制御する磁気ディスク制御装置は、
チャネル装置と磁気ディスク装置との間に在って、チャ
ネル装置が送出してくる書込データを磁気ディスク装置
へ、反対に磁気ディスク装置からの読出データをチャネ
ル装置へ、装置内のデータバッファを介してデータ転送
するが、磁気ディスク装置の大容量化などに伴って、デ
ータの転送能力を向上させる必要が生じてきた。
チャネル装置と磁気ディスク装置との間に在って、チャ
ネル装置が送出してくる書込データを磁気ディスク装置
へ、反対に磁気ディスク装置からの読出データをチャネ
ル装置へ、装置内のデータバッファを介してデータ転送
するが、磁気ディスク装置の大容量化などに伴って、デ
ータの転送能力を向上させる必要が生じてきた。
データバッファを使った場合のデータ転送制御は、一般
に第２図に示すように、外部からの入力データを先ずデ
ータ・インプット・レジスタ１に一旦セットし、それを
アドレス・レジスタ４からのアドレス内容に基づいてデ
ータバッファ２内に書込む、その書込んだデータを上記
と同様にアドレス・レジスタ４からのアドレス内容に基
づいてデータバッファ２から読出し、データ・アウトプ
ット・レジスタ３を通して外部に出力データとして送出
するように行う。
に第２図に示すように、外部からの入力データを先ずデ
ータ・インプット・レジスタ１に一旦セットし、それを
アドレス・レジスタ４からのアドレス内容に基づいてデ
ータバッファ２内に書込む、その書込んだデータを上記
と同様にアドレス・レジスタ４からのアドレス内容に基
づいてデータバッファ２から読出し、データ・アウトプ
ット・レジスタ３を通して外部に出力データとして送出
するように行う。
アドレス・レジスタ４のアドレス内容は、データバッフ
ァ２に対して１データブロツクを１つの単位とするアド
レスである。すなわち、例えば第３図に示すように、ア
ドレスの１１０１１は８ビツトからなる（１バイトの）
第１データバイトを、次の１′″は第２データバイトを
、同様に、′２′″は第３・１１３ ＩＴは第４．・・
・・・・の各データバイトを指定する。
ァ２に対して１データブロツクを１つの単位とするアド
レスである。すなわち、例えば第３図に示すように、ア
ドレスの１１０１１は８ビツトからなる（１バイトの）
第１データバイトを、次の１′″は第２データバイトを
、同様に、′２′″は第３・１１３ ＩＴは第４．・・
・・・・の各データバイトを指定する。
このように磁気ディスク制御装置においても。
直列あるいは並列で送られてきた１バイト、ｌワードな
どからなるｌデータブロック単位のデータをデータバッ
ファ２内に格納し、それを読出して再び直列あるいは並
列でデータ転送するが、データを書込／続出するための
処理時間が必要となるので、データ転送の処理能力にも
一定の限界があった。
どからなるｌデータブロック単位のデータをデータバッ
ファ２内に格納し、それを読出して再び直列あるいは並
列でデータ転送するが、データを書込／続出するための
処理時間が必要となるので、データ転送の処理能力にも
一定の限界があった。
本制御方式に関連するものとして、メモリの増設に対応
して読み書き可能領域を設定しエリアを管理する方式（
特開昭５９−２２１５０号公報）。
して読み書き可能領域を設定しエリアを管理する方式（
特開昭５９−２２１５０号公報）。
データの同時読出し書込みとパスラインの時分割利用で
転送の時間短縮を図る方式（特開昭５８−１２０５８号
公報）、複数のメモリ領域に同一アドレスを与え切替え
てメモリを有効に使用する方式（特開昭５８−４４６５
号公報）、複数のメモリモジュールを平行アクセスして
メモリの使用効率向上を図るもの（特開昭５７−４３２
５６号公報）。
転送の時間短縮を図る方式（特開昭５８−１２０５８号
公報）、複数のメモリ領域に同一アドレスを与え切替え
てメモリを有効に使用する方式（特開昭５８−４４６５
号公報）、複数のメモリモジュールを平行アクセスして
メモリの使用効率向上を図るもの（特開昭５７−４３２
５６号公報）。
メモリの１アドレスに対し書込〆読出するデータブロッ
クの大きさを変えることの可能な方式（特開昭５７−１
９８５６号公報）などを挙げることができる。また、そ
れらの方法を基にデータバッファ２を複数個備え、それ
らに対してデータの書込／読出をｕ ｌ ｐｇあるいは
″複数″のデーダブロック単位で行うデータ転送を考え
て、それを実行してデータの転送時間を短縮させた方法
もあったが、データブロック単位の個数が装置ごとに決
まっているために汎用性のないものであった。
クの大きさを変えることの可能な方式（特開昭５７−１
９８５６号公報）などを挙げることができる。また、そ
れらの方法を基にデータバッファ２を複数個備え、それ
らに対してデータの書込／読出をｕ ｌ ｐｇあるいは
″複数″のデーダブロック単位で行うデータ転送を考え
て、それを実行してデータの転送時間を短縮させた方法
もあったが、データブロック単位の個数が装置ごとに決
まっているために汎用性のないものであった。
本発明の目的は、このような従来の問題を解決し、複数
（ｍ）個のデータバッファを用いてデータ転送するとき
に、簡単かつ安価な方法により、上記データバッファに
対して書込み、読出しを行うデータブロック単位を任意
な個数ｎ（ただし、１≦ｎ≦ｍ）に容易に変えることが
でき、データの転送時間を短縮させることのできるデー
タバッファ制御方式を提供することにある。
（ｍ）個のデータバッファを用いてデータ転送するとき
に、簡単かつ安価な方法により、上記データバッファに
対して書込み、読出しを行うデータブロック単位を任意
な個数ｎ（ただし、１≦ｎ≦ｍ）に容易に変えることが
でき、データの転送時間を短縮させることのできるデー
タバッファ制御方式を提供することにある。
上記目的を達成するため、本発明のデータバッファ制御
方式は、一定のデータブロック単位で各種データを一時
的に格納するデータバッファを有するデータ制御装置に
おいて、上記データバッファをｍ個と、該データバッフ
ァの使用個数ｎ（ただし、ｎ＝１．２．・・・・ｍ）を
指定する手段とを備え。
方式は、一定のデータブロック単位で各種データを一時
的に格納するデータバッファを有するデータ制御装置に
おいて、上記データバッファをｍ個と、該データバッフ
ァの使用個数ｎ（ただし、ｎ＝１．２．・・・・ｍ）を
指定する手段とを備え。
上記手段の指定する使用個数がｎであるとき、上記ｍ個
のデータバッファのｎ個各々に対して１データ・ブロッ
ク単位のデータ書込／データ読出を行うことに特徴があ
る。
のデータバッファのｎ個各々に対して１データ・ブロッ
ク単位のデータ書込／データ読出を行うことに特徴があ
る。
以下１本発明の実施例を図面により説明する。
第１図は、本発明の一実施例を示すデータバッファとそ
の周辺の構成ブロック図である。ただし。
の周辺の構成ブロック図である。ただし。
本構成ではデータバッファはｍ個構成であり、そレニ対
して同時に書込／読出できるデータブロック単位の最大
数はｍ個である。
して同時に書込／読出できるデータブロック単位の最大
数はｍ個である。
第１図において、５はデータバッファ使用個数指定回路
１６とデータバッファ・セレクション回路１７からなる
データバッファ制御回路、６〜８は入力データを一旦格
納するデータ・インプット・レジスタ。〜ｍ−１，９〜
１１は転送データを格納するデータバッファ０〜ｍ−１
，１２〜１４は一旦格納した後出力データを送出するデ
ータ・アウトプット・レジスタ０〜ｍ−ｔ、１５はアド
レス信号を出力するアドレスレジスタである。
１６とデータバッファ・セレクション回路１７からなる
データバッファ制御回路、６〜８は入力データを一旦格
納するデータ・インプット・レジスタ。〜ｍ−１，９〜
１１は転送データを格納するデータバッファ０〜ｍ−１
，１２〜１４は一旦格納した後出力データを送出するデ
ータ・アウトプット・レジスタ０〜ｍ−ｔ、１５はアド
レス信号を出力するアドレスレジスタである。
本構成によるデータ転送は、前述した第２図と同様、外
部からの入力データ○を先ずデータ・インプット・レジ
スタ０６に一旦セットし、それをアドレス・レジスタ１
５からのアドレス信号に基づいてデータバッファ０９に
書込む、その書込んだデータを上記と同様、アドレス・
レジスタ１５からのアドレス信号に基づいてデータバッ
ファ０９から読出し、データ・アウトプット・レジスタ
０１２を通して外部に出力データ０として送出するよう
に行う。なお、アドレス・レジスタ１５からのアドレス
信号も前述した第３図と同様、データバッファｏ９に対
してｌデータブロックを１つの単位とするアドレスであ
る。また、この書込／読出動作は入力データ１．・・・
・入力データｍ−１に対しても同様であるが、データ転
送の動作が可能となるのはデータバッファ制御回路５か
らのデータバッファ・セレクト（ＣＳ）信号０〜ｍ−１
がオン状態のときである。
部からの入力データ○を先ずデータ・インプット・レジ
スタ０６に一旦セットし、それをアドレス・レジスタ１
５からのアドレス信号に基づいてデータバッファ０９に
書込む、その書込んだデータを上記と同様、アドレス・
レジスタ１５からのアドレス信号に基づいてデータバッ
ファ０９から読出し、データ・アウトプット・レジスタ
０１２を通して外部に出力データ０として送出するよう
に行う。なお、アドレス・レジスタ１５からのアドレス
信号も前述した第３図と同様、データバッファｏ９に対
してｌデータブロックを１つの単位とするアドレスであ
る。また、この書込／読出動作は入力データ１．・・・
・入力データｍ−１に対しても同様であるが、データ転
送の動作が可能となるのはデータバッファ制御回路５か
らのデータバッファ・セレクト（ＣＳ）信号０〜ｍ−１
がオン状態のときである。
データバッファ制御回路５は、データバッファ使用個数
指定回路１６には同時に転送するデータブロック単位の
数ｎ（ただし、ｎ＝１．２，３゜・・・・ｍ）を決定さ
せ、データバッファ・セレクション回路１７には上記で
決定した設定値信号、アドレスレジスタ１５からのアド
レス信号それに外部からの並列ｎデータブロック・アク
セス許可信号とに基づいて、各データバッファ０９＊１
１０＋・・・・ｍ、ｔｔｔへのセレクト信号θ〜ｍ−１
を出力させて、希望のデータブロック単位数でデータ転
送を行わせる。
指定回路１６には同時に転送するデータブロック単位の
数ｎ（ただし、ｎ＝１．２，３゜・・・・ｍ）を決定さ
せ、データバッファ・セレクション回路１７には上記で
決定した設定値信号、アドレスレジスタ１５からのアド
レス信号それに外部からの並列ｎデータブロック・アク
セス許可信号とに基づいて、各データバッファ０９＊１
１０＋・・・・ｍ、ｔｔｔへのセレクト信号θ〜ｍ−１
を出力させて、希望のデータブロック単位数でデータ転
送を行わせる。
設定値信号を出力するデータバッファ使用個数指定回路
１６は、■ジャンパーピンとジャンパーソケットとの組
合せによるｎの設定、■スイッチ類などのハードウェア
を使用したｎの設定、■レジスタメモリを使ってマイク
ロプロセッサによるｎの設定等のいずれかの方法により
、並列に何データブロック単位でデータバッファ０９〜
ｍ−１１１に対するデータの書込／読出を行うかを定め
る。
１６は、■ジャンパーピンとジャンパーソケットとの組
合せによるｎの設定、■スイッチ類などのハードウェア
を使用したｎの設定、■レジスタメモリを使ってマイク
ロプロセッサによるｎの設定等のいずれかの方法により
、並列に何データブロック単位でデータバッファ０９〜
ｍ−１１１に対するデータの書込／読出を行うかを定め
る。
このように、データブロック単位の数ｎを設定するデー
タバッファ使用個数指定回路１６を設けたことにより、
設定値ｎはハードウェアあるいはプログラム動作によっ
て容易に変更することが可能となる。
タバッファ使用個数指定回路１６を設けたことにより、
設定値ｎはハードウェアあるいはプログラム動作によっ
て容易に変更することが可能となる。
セレクト信号０〜ｍ−ｉを出力するデータバッファ・セ
レクション回路１７について第４図により詳細に述べる
。
レクション回路１７について第４図により詳細に述べる
。
第４図において、１８はアドレス信号や他の信号を０〜
ｍ−１の範囲で表現するモジュロｎ回路、１９は設定値
信号をデコードするデコーダ回路、２０はインバータ回
路、２１〜２３はデータバッファの使用個数を判定する
判定回路、３３〜３７はＯＲ回路、２４〜３２はセレク
ト（ＣＳ）信号。
ｍ−１の範囲で表現するモジュロｎ回路、１９は設定値
信号をデコードするデコーダ回路、２０はインバータ回
路、２１〜２３はデータバッファの使用個数を判定する
判定回路、３３〜３７はＯＲ回路、２４〜３２はセレク
ト（ＣＳ）信号。
〜、−□を出力するＡ Ｎ Ｄ ＠路である。
データバッファ・セレクション回路Ｉ７は、設定値信号
、アドレス信号それに並列ｎデータブロック・アクセス
許可信号に基づいて、動作を可能にするデータバッファ
０〜ｍ−ｔを選択し、そのデータバッファに対するセレ
クト信号Ｏｔ、＋２ ｐ・・・・。
、アドレス信号それに並列ｎデータブロック・アクセス
許可信号に基づいて、動作を可能にするデータバッファ
０〜ｍ−ｔを選択し、そのデータバッファに対するセレ
クト信号Ｏｔ、＋２ ｐ・・・・。
Ｉｎ−Ｉｎ−２ｐをオン状態に生成するために１判定回
路２１，２２．２３には、設定値信号のｎ値。
路２１，２２．２３には、設定値信号のｎ値。
すなおち、デコーダ回路Ｉ９がオンで出方した信号を、
それぞれａｔ ２ ｕ以上 ＩＩ ３ ＃以上、 ”ｍ
−１”以上であるかを判定させ、それをモジュロｎ回
路１８およびＡＮＤ回路２６．２８．３０に出力させる
。
それぞれａｔ ２ ｕ以上 ＩＩ ３ ＃以上、 ”ｍ
−１”以上であるかを判定させ、それをモジュロｎ回
路１８およびＡＮＤ回路２６．２８．３０に出力させる
。
なお、図中点線にて省略しているが判定回路２２と２３
の間には同様の判定回路があって、その判定結果を同様
番こ出力している。
の間には同様の判定回路があって、その判定結果を同様
番こ出力している。
モジュロｎ回路Ｉ８には、例えば。
整 数 モジュロｎ表現
０ −→−０
１−→−１
ｎ−１−→−ｍ−１
ｎ −→−Ｏ
ｎ＋１ −→−１
のように、アドレス信号と判定回路２１〜２３の出力を
入力してモジュロｎ表現を判断し、０，１゜２、・・・
・・・、ｍ−２，ｍ−１のいずれか１つの信号をＡＮＤ
回路２４〜３２にオンで出力する。なお、ｎは設定値信
号の値であり、並列に同時に書込〆読出するデータブロ
ック単位の数である。
入力してモジュロｎ表現を判断し、０，１゜２、・・・
・・・、ｍ−２，ｍ−１のいずれか１つの信号をＡＮＤ
回路２４〜３２にオンで出力する。なお、ｎは設定値信
号の値であり、並列に同時に書込〆読出するデータブロ
ック単位の数である。
モジュロｎ回路１８からのオン出力信号は、並列ｎデー
タブロック・アクセス許可信号が状態オフにあるときに
、ＡＮＤ回路２４，２５，２７゜２９．３１および○Ｒ
回路３３〜３７を通ってセレクト信号ｏ”ｍ−１となる
。つまり、モジュロｎ回路１８からの１つの信号が１つ
のセレクト信号となって１つのデータバッファを動作可
能とし・ｌデータブロック単位の書込／読出を行わせる
・したがって、並列ｎデータブロック・アクセス許可信
号のオフ状態は、設定値信号にかかわらず、アドレス信
号の内容で許可することを意味する。
タブロック・アクセス許可信号が状態オフにあるときに
、ＡＮＤ回路２４，２５，２７゜２９．３１および○Ｒ
回路３３〜３７を通ってセレクト信号ｏ”ｍ−１となる
。つまり、モジュロｎ回路１８からの１つの信号が１つ
のセレクト信号となって１つのデータバッファを動作可
能とし・ｌデータブロック単位の書込／読出を行わせる
・したがって、並列ｎデータブロック・アクセス許可信
号のオフ状態は、設定値信号にかかわらず、アドレス信
号の内容で許可することを意味する。
あるデータバッファ上でのあるアドレスに対して１デ一
タブロツク単位のデータが書込／読出される。
タブロツク単位のデータが書込／読出される。
反対に、並列ｎデータブロック・アクセス許可信号が状
態オンであるときは、判定回路２１〜２３からの各オン
出力信号がＡＮＤ回路２６，２８゜３０．３２およびＯ
Ｒ回路３３〜３７を通ってセレクト信号０〜ｌ１１−１
となる。つまり、判定回路２１〜２３からの複数の出力
が複数のセレクト信号０〜ｎとなって複数のデータバッ
ファ０〜。を動作可能とし、複数のデータブロック単位
による書込／読出を行わせる。したがって、並列ｎデー
タブロック・アクセス許可信号のオン状態は、データバ
ッファ○〜ｍ−をへのデータ書込／読出を並列にｎデー
タブロック単位で行うことを許可することを意味する。
態オンであるときは、判定回路２１〜２３からの各オン
出力信号がＡＮＤ回路２６，２８゜３０．３２およびＯ
Ｒ回路３３〜３７を通ってセレクト信号０〜ｌ１１−１
となる。つまり、判定回路２１〜２３からの複数の出力
が複数のセレクト信号０〜ｎとなって複数のデータバッ
ファ０〜。を動作可能とし、複数のデータブロック単位
による書込／読出を行わせる。したがって、並列ｎデー
タブロック・アクセス許可信号のオン状態は、データバ
ッファ○〜ｍ−をへのデータ書込／読出を並列にｎデー
タブロック単位で行うことを許可することを意味する。
このようにオンまたはオフの状態に切替えることで２種
類（１またはｎブロック）のデータ書込／読出が可能と
なる。
類（１またはｎブロック）のデータ書込／読出が可能と
なる。
ｎを１≦ｎ≦４に限定した場合のモジュロｎ回路１８を
第５図により詳細に述べる。同図において、３８，３９
，４２．４４〜４６．４８はＡＮＤ回路、４０，４１．
４３はインバータ回路、４７はＯＲ回路である。
第５図により詳細に述べる。同図において、３８，３９
，４２．４４〜４６．４８はＡＮＤ回路、４０，４１．
４３はインバータ回路、４７はＯＲ回路である。
モジュロｎ回路１８は１判定回路２１〜２３からの“２
″′以上、０３″′以上 Ｈ４＃Ｔ以上の信号と、ビッ
ト２０．２１のアドレス信号を入力し、出力値０〜３の
いずれか１つを出力するが、 ｎ ＝ １である時には、各判定出力信号が”Ｌｏｗ”
となりＡＮＤ回路４４の各入力が’Ｈｉｇｈ”となるの
で出力値０のみが常にオン、一方の出力値１〜３が常に
オフとなる。
″′以上、０３″′以上 Ｈ４＃Ｔ以上の信号と、ビッ
ト２０．２１のアドレス信号を入力し、出力値０〜３の
いずれか１つを出力するが、 ｎ ＝ １である時には、各判定出力信号が”Ｌｏｗ”
となりＡＮＤ回路４４の各入力が’Ｈｉｇｈ”となるの
で出力値０のみが常にオン、一方の出力値１〜３が常に
オフとなる。
ｎ＝２であるときには、２”以上信号が”Ｈｉｇｈ″と
なるので、ＡＮＤ回路３９への入力の２０信号が’Ｈｉ
ｇｈ”のとき出力値１を１反対にＩｔ Ｌ ｏ％Ｉ７１
のとき出力値Ｏをオンにする。出方値２，３は常にオフ
である。
なるので、ＡＮＤ回路３９への入力の２０信号が’Ｈｉ
ｇｈ”のとき出力値１を１反対にＩｔ Ｌ ｏ％Ｉ７１
のとき出力値Ｏをオンにする。出方値２，３は常にオフ
である。
ｎ＝３であるときには、１１２１Ｂと“３″以上信号が
”Ｈｉｇｈ″′となるので、ＡＮＤ回路３９への入力の
２０信号が’Ｈｉｇｈ”のとき出力値ｌを、反対に”Ｌ
ｏｗ”でかッＡＮＤｒｇＪＮ１４２への入力の２１信号
が’Ｈｉｇｈ”のとき出方値２を、 両信号共”Ｌｏｗ
”のとき出力値０をオンにする。出方値３は常にオフで
ある。
”Ｈｉｇｈ″′となるので、ＡＮＤ回路３９への入力の
２０信号が’Ｈｉｇｈ”のとき出力値ｌを、反対に”Ｌ
ｏｗ”でかッＡＮＤｒｇＪＮ１４２への入力の２１信号
が’Ｈｉｇｈ”のとき出方値２を、 両信号共”Ｌｏｗ
”のとき出力値０をオンにする。出方値３は常にオフで
ある。
ｎ＝４であるときには、ｕ ２１＃〜ａｔ ４ ＋を以
上信号が全て’ Ｈｉｇｈ”となるので、２０信号がＩ
Ｉ Ｈｉｇ）、ＩＨのとき出力値ｌを、反対に”Ｌｏｗ
”でがっ２１信号がＨｉｇｈ”のとき出方値２を、両信
号共” Ｈｉｇｈ”のとき出力値３を、反対に両信号共
”Ｌｏｗ″′のとき出力値０をオンにする。なお、アド
レス信号のビット２０．２１を用いてｌ≦ｎ≦４の範囲
を選択したが４以上のｎのときはビット数も増やす必要
がある。
上信号が全て’ Ｈｉｇｈ”となるので、２０信号がＩ
Ｉ Ｈｉｇ）、ＩＨのとき出力値ｌを、反対に”Ｌｏｗ
”でがっ２１信号がＨｉｇｈ”のとき出方値２を、両信
号共” Ｈｉｇｈ”のとき出力値３を、反対に両信号共
”Ｌｏｗ″′のとき出力値０をオンにする。なお、アド
レス信号のビット２０．２１を用いてｌ≦ｎ≦４の範囲
を選択したが４以上のｎのときはビット数も増やす必要
がある。
このような本発明によるデータバッファ制御方式をデー
タ転送用のデータ制御装置に適用した場合は、接続した
相手装置のデータ転送用バス幅が異なったときでも本装
置のハードウェアを変更することなく、データバッファ
使用個数指定回路１６の設定値ｎを相手装置のバス幅に
合せるだけで、そのバス幅によるデータ転送が可能とな
る。
タ転送用のデータ制御装置に適用した場合は、接続した
相手装置のデータ転送用バス幅が異なったときでも本装
置のハードウェアを変更することなく、データバッファ
使用個数指定回路１６の設定値ｎを相手装置のバス幅に
合せるだけで、そのバス幅によるデータ転送が可能とな
る。
例えば、コンピュータ・システムの周辺装置である磁気
ディスク制御装置に採用した場合は、並列ｎデータブロ
ック・アクセス許可信号をオンにすることで、チャネル
装置からのライトデータを磁気ディスク装置へ９反対に
磁気ディスク装置からのリードデータをチャネル装置ヘ
データバッファｏ”ｍ−ｉを通しｎデータブロック単位
でデータ転送ができる。また、並列ｎデータブロック・
アクセス許可信号をオフにすれば、１デ一タブロツク単
位のデータ転送が可能となる。
ディスク制御装置に採用した場合は、並列ｎデータブロ
ック・アクセス許可信号をオンにすることで、チャネル
装置からのライトデータを磁気ディスク装置へ９反対に
磁気ディスク装置からのリードデータをチャネル装置ヘ
データバッファｏ”ｍ−ｉを通しｎデータブロック単位
でデータ転送ができる。また、並列ｎデータブロック・
アクセス許可信号をオフにすれば、１デ一タブロツク単
位のデータ転送が可能となる。
以上説明したように、本発明によれば、ｌデータブロッ
ク単位のデータを書込／読出するデータバッファを複数
（ｍ）個設けると共に、そのデータバッファの使用個数
（ｎ）を１あるいはｎ個に指定する手段を備えるので、
複数（ｍ）個のデータバッファに対するデータブロック
単位によるデータの書込み、読出しを１ ” ｎの任意
な数に選ぶことが可能となる５また。使用個数の指定は
容易であり、データ転送制御装置として汎用性をもたせ
、接続した装置のデータ転送用バス幅でデータ転送の転
送時間を短縮させる。
ク単位のデータを書込／読出するデータバッファを複数
（ｍ）個設けると共に、そのデータバッファの使用個数
（ｎ）を１あるいはｎ個に指定する手段を備えるので、
複数（ｍ）個のデータバッファに対するデータブロック
単位によるデータの書込み、読出しを１ ” ｎの任意
な数に選ぶことが可能となる５また。使用個数の指定は
容易であり、データ転送制御装置として汎用性をもたせ
、接続した装置のデータ転送用バス幅でデータ転送の転
送時間を短縮させる。
第１図は本発明の一実施例を示すデータバッファとその
周辺の構成ブロック図、第２図、第３図はデータバッフ
ァを用いたデータ転送制御を説明するための図、第４図
はデータバッファ・セレクション回路のブロック図、第
５図はモジュロｎ回路のブロック図である。 １．６〜８：データ・インプット・レジスタ、２．９〜
１１：データバッファ、３，１２〜１４：データ・アウ
トプット・レジスタ、４，１５ニアドレスレジスタ、５
：データバッファ制御回路。 １６：データバツフア使用個数指定回路、１７：データ
バッファ・セレクション回路、１８：モジュロｎ回路、
１９：デコーダ回路、２０，４０，４１．４３：インバ
ータ回路、２１〜２３．３３〜３７．４７：ＯＲ回路、
２４〜３２，３８，３９゜４２．４４〜４６．４８：Ａ
ＮＤ回路。 ／＋骨
周辺の構成ブロック図、第２図、第３図はデータバッフ
ァを用いたデータ転送制御を説明するための図、第４図
はデータバッファ・セレクション回路のブロック図、第
５図はモジュロｎ回路のブロック図である。 １．６〜８：データ・インプット・レジスタ、２．９〜
１１：データバッファ、３，１２〜１４：データ・アウ
トプット・レジスタ、４，１５ニアドレスレジスタ、５
：データバッファ制御回路。 １６：データバツフア使用個数指定回路、１７：データ
バッファ・セレクション回路、１８：モジュロｎ回路、
１９：デコーダ回路、２０，４０，４１．４３：インバ
ータ回路、２１〜２３．３３〜３７．４７：ＯＲ回路、
２４〜３２，３８，３９゜４２．４４〜４６．４８：Ａ
ＮＤ回路。 ／＋骨
Claims (1)
- （１）一定のデータブロック単位で各種データを一時的
に格納するデータバッファを有するデータ制御装置にお
いて、上記データバッファをｍ個と、該データバッファ
の使用個数ｎ（ただし、ｎ＝１、２、・・・・ｍ）を指
定する手段とを備え、上記手段の指定する使用個数がｎ
であるとき、上記ｍ個のデータバッファのｎ個各々に対
して１データ・ブロック単位のデータ書込／データ読出
を行うことを特徴とするデータバッファ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14651185A JPS629430A (ja) | 1985-07-05 | 1985-07-05 | デ−タバツフア制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14651185A JPS629430A (ja) | 1985-07-05 | 1985-07-05 | デ−タバツフア制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS629430A true JPS629430A (ja) | 1987-01-17 |
Family
ID=15409288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14651185A Pending JPS629430A (ja) | 1985-07-05 | 1985-07-05 | デ−タバツフア制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS629430A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03156562A (ja) * | 1989-04-21 | 1991-07-04 | Internatl Business Mach Corp <Ibm> | バス間アダプタ |
| JP2005332036A (ja) * | 2004-05-18 | 2005-12-02 | Sony Corp | データ転送方法及びデータ転送装置 |
-
1985
- 1985-07-05 JP JP14651185A patent/JPS629430A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03156562A (ja) * | 1989-04-21 | 1991-07-04 | Internatl Business Mach Corp <Ibm> | バス間アダプタ |
| JP2005332036A (ja) * | 2004-05-18 | 2005-12-02 | Sony Corp | データ転送方法及びデータ転送装置 |
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