JPS629458A - マルチｃｐｕシステムバス - Google Patents
マルチｃｐｕシステムバスInfo
- Publication number
- JPS629458A JPS629458A JP60148226A JP14822685A JPS629458A JP S629458 A JPS629458 A JP S629458A JP 60148226 A JP60148226 A JP 60148226A JP 14822685 A JP14822685 A JP 14822685A JP S629458 A JPS629458 A JP S629458A
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- JP
- Japan
- Prior art keywords
- data
- slave
- master
- transmission
- cpu system
- Prior art date
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- Pending
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- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、複数個のＣＰＵ間で、データの送受信を行い
、情報の収集と転送を行うことが必要なデータ収集装置
、交換機、伝送制御装置、多重化装置等におけるシステ
ムバスて関する。
、情報の収集と転送を行うことが必要なデータ収集装置
、交換機、伝送制御装置、多重化装置等におけるシステ
ムバスて関する。
（従来の技術）
従来この種のマルチＣＰＵシステムにおいては。
通信を行う１対向毎に、８２５５形の・母うレル入出力
ポートを備えており、１つをマスタからスレーブへのデ
ータ伝送用、もう１つをスレーブからマスタへのデータ
伝送用として用いることによって、双方向のデータ伝送
ができるように構成されている。
ポートを備えており、１つをマスタからスレーブへのデ
ータ伝送用、もう１つをスレーブからマスタへのデータ
伝送用として用いることによって、双方向のデータ伝送
ができるように構成されている。
第２図において、２２は８２５５形のノクラレル入出力
ポートを備えたインタフェース部である。
ポートを備えたインタフェース部である。
次に上記従来例の動作について説明する。第２図におい
て、・ぐラレル入出力、Ｉ？−）２２の左側はマスタと
なるＣＰＵシステム２１に接続され、右側はスレーブと
なるＣＰＵシステム２３に接続されている。
て、・ぐラレル入出力、Ｉ？−）２２の左側はマスタと
なるＣＰＵシステム２１に接続され、右側はスレーブと
なるＣＰＵシステム２３に接続されている。
マスタからスレーブへのデータ送信は、マスタからの書
き込みにより、バッファ部ではデータをラッチし、マス
タ側に書き込み禁止、スレーブ側に受信データ有りを通
知し、スレーブからの読み込みにより、バッファ部はマ
スタ側に書き込み禁止全解除し、スレーブ側へのデータ
有りを停止する。
き込みにより、バッファ部ではデータをラッチし、マス
タ側に書き込み禁止、スレーブ側に受信データ有りを通
知し、スレーブからの読み込みにより、バッファ部はマ
スタ側に書き込み禁止全解除し、スレーブ側へのデータ
有りを停止する。
スレーブからマスタへのデータ伝送も同様であり、上記
動作の繰り返しにより、１バイト単位にデータの送受信
を行うことができる。
動作の繰り返しにより、１バイト単位にデータの送受信
を行うことができる。
このように、上記従来のマルチＣＰＵシステムでも、双
方向のデータ伝送を行うことができる。
方向のデータ伝送を行うことができる。
（発明が解決しようとする問題点）
しかしながら、上記従来のマルチＣＰＵシステムでは、
スレーブＣＰＵ単位にポート選択信号とデータ書き込み
許可／禁止信号が必要なためスレーブＣＰＵシステムの
多収容化ができない、バッファを用いているためブロッ
ク転送ができない、マスタからスレーブへの一斉通信が
できないという問題があった。
スレーブＣＰＵ単位にポート選択信号とデータ書き込み
許可／禁止信号が必要なためスレーブＣＰＵシステムの
多収容化ができない、バッファを用いているためブロッ
ク転送ができない、マスタからスレーブへの一斉通信が
できないという問題があった。
本発明は、このような従来の問題を解決するものであり
、スレーブＣＰＵシステムの多収容化ができ、かつブロ
ック転送や一斉通信もできる優れたマルチＣＰＵシステ
ムバスを提供することを目的とするものである。
、スレーブＣＰＵシステムの多収容化ができ、かつブロ
ック転送や一斉通信もできる優れたマルチＣＰＵシステ
ムバスを提供することを目的とするものである。
（問題点を解決するための手段）
本発明は、上記目的を達成するために、スレーブＣＰＵ
システム選択のだめのアドレス信号を設は個別通信、−
斉通信を容易にし、スレーブからの送信要求も共通割り
込み線を用いるコンテンション方式として多スレーグＣ
ＰＵシステムの収容を容易にし、メモリを用いてブロッ
ク転送ができるようにしたものである。
システム選択のだめのアドレス信号を設は個別通信、−
斉通信を容易にし、スレーブからの送信要求も共通割り
込み線を用いるコンテンション方式として多スレーグＣ
ＰＵシステムの収容を容易にし、メモリを用いてブロッ
ク転送ができるようにしたものである。
（作用）
本発明は、上記のような構成によシ、次のような作用を
有する。すなわち、マスタが任意のスレーブのアドレス
をセットすることによシ個別スレーフトのデータ送受信
ができ、−斉アドレスのセットによりマスタからスレー
ブへの一斉データ送信ができ、スレーブからの送信要求
は共通側シ込み線を用いたコンテンション方式でマスタ
へ通知することができる。
有する。すなわち、マスタが任意のスレーブのアドレス
をセットすることによシ個別スレーフトのデータ送受信
ができ、−斉アドレスのセットによりマスタからスレー
ブへの一斉データ送信ができ、スレーブからの送信要求
は共通側シ込み線を用いたコンテンション方式でマスタ
へ通知することができる。
（実施例）
第１図は、本発明の一実施例の構成を示すものである。
第１図において、１１はマスタＣＰＵシステムであり、
インタフェース部１２を介して複数のスレーブＣＰＵか
らなるシステム１３に接続されている。
インタフェース部１２を介して複数のスレーブＣＰＵか
らなるシステム１３に接続されている。
次に上記実施例の動作について説明する。マスタＣＰＵ
システム１１がインタフェース部１２の指定アドレスを
アドレスバスにセットすることにより一つあるいは全て
のインタフェース部１２が活性化すれ、マスタＣＰＵシ
ステム１１からスレーブＣＰＵシステム１３へのデータ
伝送は、マスタ側からの書き込みにより、インタフェー
ス部１２ではデータを取り込み、スレーブ側１３にデー
タ有シを通知し、スレーブ側のデータ読み込み動作によ
り、取シ込んであったデータを出力する。書き込み禁止
、読み込み禁止信号は１バイト単位またはブロック単位
に制御することにより、複数バイト単位の伝送が可能と
なる。
システム１１がインタフェース部１２の指定アドレスを
アドレスバスにセットすることにより一つあるいは全て
のインタフェース部１２が活性化すれ、マスタＣＰＵシ
ステム１１からスレーブＣＰＵシステム１３へのデータ
伝送は、マスタ側からの書き込みにより、インタフェー
ス部１２ではデータを取り込み、スレーブ側１３にデー
タ有シを通知し、スレーブ側のデータ読み込み動作によ
り、取シ込んであったデータを出力する。書き込み禁止
、読み込み禁止信号は１バイト単位またはブロック単位
に制御することにより、複数バイト単位の伝送が可能と
なる。
スレーブＣＰＵシステム１３からマスタＣＰＵシステム
１１への伝送も基本動作は同様であり、上記動作の繰り
返しによシ一連のデータの伝送が可能となる。
１１への伝送も基本動作は同様であり、上記動作の繰り
返しによシ一連のデータの伝送が可能となる。
スレーブＣＰＵシステム１３からの送信要求はコンテン
ション方式であり、ペクタあるいはマスタからのステー
タスのポーリングにより該当スレーブＣＰＵシステム１
３を検出できる。
ション方式であり、ペクタあるいはマスタからのステー
タスのポーリングにより該当スレーブＣＰＵシステム１
３を検出できる。
このように上記実施例によれば、マスタＣＰＵシステム
１１が指定アドレスをセットすることによシ任意のスレ
ーブＣＰＵシステム１３との間で１＝１あるいは一斉の
データ伝送ができ、データメモリと書き込み禁止、読み
出し禁止信号の制御によ〜ブロック転送ができるという
利点を有する。
１１が指定アドレスをセットすることによシ任意のスレ
ーブＣＰＵシステム１３との間で１＝１あるいは一斉の
データ伝送ができ、データメモリと書き込み禁止、読み
出し禁止信号の制御によ〜ブロック転送ができるという
利点を有する。
（発明の効果）
本発明は、上記実施例より明らかなように、以下に示す
効果を有する。
効果を有する。
（１） スレーブＣＰＵシステムの選択のためにアド
レス信号線を設け、割り込み信号を共通線方式とするこ
とによシャスレーブＣＰＵシステムの多収容化が可能で
ある。
レス信号線を設け、割り込み信号を共通線方式とするこ
とによシャスレーブＣＰＵシステムの多収容化が可能で
ある。
（２） アドレス信号線により、マスタ・スレーブＣ
ＰＵシステム間の個別通信、−斉通信が可能である。
ＰＵシステム間の個別通信、−斉通信が可能である。
（３）書き込み禁止、読み出し禁止信号線の制御とデー
タメモリによりブロック転送が可能である。
タメモリによりブロック転送が可能である。
第１図は、本発明の一実施例におけるマルチＣＰＵシス
テムの構成図、第２図は従来のマルチＣＰＵシステムの
構成図である。 １１・・・マスタＣＰＵシステム、１２・・・インタフ
ェース部、１３・・・スレーブＣＰＵシステム、２１・
・・マスタＣＰＵシステム、２２・・・インタフェース
部、２３・・・スレーブＣＰＵシステム。 第１図
テムの構成図、第２図は従来のマルチＣＰＵシステムの
構成図である。 １１・・・マスタＣＰＵシステム、１２・・・インタフ
ェース部、１３・・・スレーブＣＰＵシステム、２１・
・・マスタＣＰＵシステム、２２・・・インタフェース
部、２３・・・スレーブＣＰＵシステム。 第１図
Claims (1)
- 相互に非同期に動作するマルチＣＰＵシステムに使用さ
れるＣＰＵインタフェースにおいて、１つのマスタと複
数のスレーブとの間で、マスタの制御のもとで、ポーリ
ングまたは割り込み情報により複数のスレーブからのデ
ータ通信要求を検知し、セレクティングにより通信要求
の発生しているスレーブに対してデータの送受信権を設
定する手段と、全てのスレーブに対して一斉通信をする
手段と、送受信権の設定されたスレーブとデータ送受信
を行う手段とを具備し、データの衝突なしに１バイト単
位またはブロック単位でマルチＣＰＵ間のデータ送受信
を行うことを特徴とするマルチＣＰＵシステムバス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148226A JPS629458A (ja) | 1985-07-08 | 1985-07-08 | マルチｃｐｕシステムバス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148226A JPS629458A (ja) | 1985-07-08 | 1985-07-08 | マルチｃｐｕシステムバス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS629458A true JPS629458A (ja) | 1987-01-17 |
Family
ID=15448096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60148226A Pending JPS629458A (ja) | 1985-07-08 | 1985-07-08 | マルチｃｐｕシステムバス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS629458A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4991678A (en) * | 1987-11-20 | 1991-02-12 | Honda Giken Kogyo Kabushiki Kaisha | System method for drive force distributing control for front-and-rear-wheel drive motor vehicle |
-
1985
- 1985-07-08 JP JP60148226A patent/JPS629458A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4991678A (en) * | 1987-11-20 | 1991-02-12 | Honda Giken Kogyo Kabushiki Kaisha | System method for drive force distributing control for front-and-rear-wheel drive motor vehicle |
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