JPS629663A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS629663A JPS629663A JP60148632A JP14863285A JPS629663A JP S629663 A JPS629663 A JP S629663A JP 60148632 A JP60148632 A JP 60148632A JP 14863285 A JP14863285 A JP 14863285A JP S629663 A JPS629663 A JP S629663A
- Authority
- JP
- Japan
- Prior art keywords
- region
- buried layer
- potential
- diode
- epitaxial layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にパイボーラドし、更に
詳しくはＩＣの基板電位より低い電位がＮ型半導体領域
に印加される場合に発生する寄生ＰＮＰＮサイリスタの
発生を防止する保護素子に関する。
詳しくはＩＣの基板電位より低い電位がＮ型半導体領域
に印加される場合に発生する寄生ＰＮＰＮサイリスタの
発生を防止する保護素子に関する。
従来、この種の寄生ＰＮＰＮサイリスタの発生を防止す
る手段として、寄生ＰＮＰＮサイリスタを構成する寄生
ＮＰＮ）ランジスタとＰＮＰ）ランジスタの電流増幅率
（α）を低下させるため各種接合間の平均的距離を増加
したり、ダミーのＮＰＮトランジスタを故意に設置し望
ましくない寄生ＮＰＮ）ランジスタのαを減らしたりし
ていた。
る手段として、寄生ＰＮＰＮサイリスタを構成する寄生
ＮＰＮ）ランジスタとＰＮＰ）ランジスタの電流増幅率
（α）を低下させるため各種接合間の平均的距離を増加
したり、ダミーのＮＰＮトランジスタを故意に設置し望
ましくない寄生ＮＰＮ）ランジスタのαを減らしたりし
ていた。
具体的には第４図のような回路構成で外部にコレクタが
出力端子に出ているトランジスタＴＲＡにその他の回路
が接続されており、その回路中に例えば抵抗ＲＡとトラ
ンジスタＴＲＢが存在し、第５図（ａ）、φ）のように
レイアウトされているとする。
出力端子に出ているトランジスタＴＲＡにその他の回路
が接続されており、その回路中に例えば抵抗ＲＡとトラ
ンジスタＴＲＢが存在し、第５図（ａ）、φ）のように
レイアウトされているとする。
第５図（ｂ）の平面図のＸ−Ｙによる切断面を第５図（
ａ）とした時、絶縁分離領域１０６をはさんでそれぞれ
ｔｒａ、ｔｒａ’のような寄生ＮＰＮ）＝１ンジスタが
、ＲＡおよびＴＲＢと絶縁分離領域１０６との間にはｔ
ｒｂ、ｔｒｂ’のような寄生ＰＮＰ）ラスジスタが構成
されている。この状態でＴＲＡのコレクタに絶縁分離領
域１０６（グランド電位にバイアスされている）より低
い１位が印加されるとｔｒａ。
ａ）とした時、絶縁分離領域１０６をはさんでそれぞれ
ｔｒａ、ｔｒａ’のような寄生ＮＰＮ）＝１ンジスタが
、ＲＡおよびＴＲＢと絶縁分離領域１０６との間にはｔ
ｒｂ、ｔｒｂ’のような寄生ＰＮＰ）ラスジスタが構成
されている。この状態でＴＲＡのコレクタに絶縁分離領
域１０６（グランド電位にバイアスされている）より低
い１位が印加されるとｔｒａ。
ｔｒａ’が活性化しついでそれぞれ（ｔｒａ、 ｔｒｂ
）。
）。
（ｔｒａ’、ｔｒｂ’）で構成されるサイリスタが活性
化しＴＲＢ、ＲＡが正常動作をすることができなくなる
。
化しＴＲＢ、ＲＡが正常動作をすることができなくなる
。
なお、第５図（ａ）、 （ｂ）において１０１はＰ型基
板、１０２は絶縁物、１０３はＮ型埋込層、１０４はＰ
型埋込層、１０７は絶縁分離電極領域、１０８はペース
、１１０はコレクタ、１１１はエミッタ、１１４は抵抗
である。
板、１０２は絶縁物、１０３はＮ型埋込層、１０４はＰ
型埋込層、１０７は絶縁分離電極領域、１０８はペース
、１１０はコレクタ、１１１はエミッタ、１１４は抵抗
である。
これらの対策としては従来より寄生ＮＰＮ）ランジスタ
ｔ ｒ ａ、 ｔ ｒ ａ’のαを低くすべ（ＴＲＡ周
囲の絶縁分離領域の幅を広くしたり、第６図（ａ）、
（ｂ）の断面図及び平面図に示すようにＴＲＡの周囲に
他の回路素子とは独立したエピタキシャル領域２０５を
設置しその電位をＶＣＣもしくはその他の適当な電位に
バイアスし１、故意にダミーのＮＰＮ）ランジスタを構
成し、内部回路に影響を与えないようにしてきた。
ｔ ｒ ａ、 ｔ ｒ ａ’のαを低くすべ（ＴＲＡ周
囲の絶縁分離領域の幅を広くしたり、第６図（ａ）、
（ｂ）の断面図及び平面図に示すようにＴＲＡの周囲に
他の回路素子とは独立したエピタキシャル領域２０５を
設置しその電位をＶＣＣもしくはその他の適当な電位に
バイアスし１、故意にダミーのＮＰＮ）ランジスタを構
成し、内部回路に影響を与えないようにしてきた。
、 なお、第６図（ａ）、 （ｂ） Ｋ ＞ イテ、
２０１はＰ型基板、２０２は絶縁物、２０３はＮ型埋込
層、２０６は絶縁分離拡散領域、２０８はペース、２１
０はコレクタ、２１１はエミッタ、２１３はＮ“電極領
域、２１４は抵抗である。
２０１はＰ型基板、２０２は絶縁物、２０３はＮ型埋込
層、２０６は絶縁分離拡散領域、２０８はペース、２１
０はコレクタ、２１１はエミッタ、２１３はＮ“電極領
域、２１４は抵抗である。
すなわち、このダミーＮＰＮ）ランジスタが動作するこ
とにより結果的に寄生トランジスタｔ ｒ ａ。
とにより結果的に寄生トランジスタｔ ｒ ａ。
ｔｒａ’が不活性になり、αが低下して他の回路素子と
寄生ＮＰＮ）ランジスタｔｒａ、 ｔｒａ’とが構成す
る寄生サイリスタの発生を抑制するものであった。
寄生ＮＰＮ）ランジスタｔｒａ、 ｔｒａ’とが構成す
る寄生サイリスタの発生を抑制するものであった。
しかしながら、いままで述べたように第６図（ａ）。
（ｂ）に示す出力トランジスタＴＲＡの周囲に他の素子
およびＴＲＡから絶縁分離されたエピタキシャル層およ
びＮ型拡散領域からなる領域を設置するには本来のＩＣ
の動作に無関係な余分な面積を必要とする。したがって
ＩＣ面積が大きくたりペレットコストの上昇を招く、、
また、通常出力トランジスタは電流駆動用のパワートラ
ンジスタであることが多く素子自体の面積が大きい。し
たがってその外周に一定幅を持ち、かつ他の素子から絶
縁分離された領域を設置することはいっそう大面積を必
要とするという欠点があることは容易に理解される。
およびＴＲＡから絶縁分離されたエピタキシャル層およ
びＮ型拡散領域からなる領域を設置するには本来のＩＣ
の動作に無関係な余分な面積を必要とする。したがって
ＩＣ面積が大きくたりペレットコストの上昇を招く、、
また、通常出力トランジスタは電流駆動用のパワートラ
ンジスタであることが多く素子自体の面積が大きい。し
たがってその外周に一定幅を持ち、かつ他の素子から絶
縁分離された領域を設置することはいっそう大面積を必
要とするという欠点があることは容易に理解される。
本発明は上述した従来の欠点を除去し、小面積で寄生サ
イリスタの発生を防止できる小型で低コストの半導体装
置を提供することを目的とする。
イリスタの発生を防止できる小型で低コストの半導体装
置を提供することを目的とする。
本発明の半導体装置は１導電型の半導体基体と該半導体
基体上に形成された反対導電型の単一エピタキシャル層
よりなる半導体本体と、該半導体本体の前記エピタキシ
ャル層と半導体基体の界面しめる第２埋込層と、１導電
型の表面領域における接点領域を前記第１埋込層上方に
位置させると共に前記埋込層まで延在させることによっ
て形成された前記第１埋込層に接し上方に存在する前記
エピタキシャル層および該エピタキシャル層の表面領域
に存在する反対導電型の第１不純物領域から構成される
第１島領域と、前記第２埋込層と連絡した前記エピタキ
シャル層および前記エピタキシャル層の表面領域に存在
する反対導電型の第２不純物領から構成される第２島領
域とを有し、前記第１島領域をカソードとすることによ
り構成される半導体装置であって、前記基体をグランド
電位に、前記第２島領域をグランド電位より高電位にバ
イアスすることができる。さらにアノードとして前記接
点領域および前記第１埋込層を、また前記第１埋込層か
ら離間して前記第１島領域の表面に設けられた第１導電
型の第３不純物領域あるいは前記接点領域および前記第
１埋込層から離間して前記第１島領域の表面に設けられ
たショットキー障壁の金属側を動作させることができる
。
基体上に形成された反対導電型の単一エピタキシャル層
よりなる半導体本体と、該半導体本体の前記エピタキシ
ャル層と半導体基体の界面しめる第２埋込層と、１導電
型の表面領域における接点領域を前記第１埋込層上方に
位置させると共に前記埋込層まで延在させることによっ
て形成された前記第１埋込層に接し上方に存在する前記
エピタキシャル層および該エピタキシャル層の表面領域
に存在する反対導電型の第１不純物領域から構成される
第１島領域と、前記第２埋込層と連絡した前記エピタキ
シャル層および前記エピタキシャル層の表面領域に存在
する反対導電型の第２不純物領から構成される第２島領
域とを有し、前記第１島領域をカソードとすることによ
り構成される半導体装置であって、前記基体をグランド
電位に、前記第２島領域をグランド電位より高電位にバ
イアスすることができる。さらにアノードとして前記接
点領域および前記第１埋込層を、また前記第１埋込層か
ら離間して前記第１島領域の表面に設けられた第１導電
型の第３不純物領域あるいは前記接点領域および前記第
１埋込層から離間して前記第１島領域の表面に設けられ
たショットキー障壁の金属側を動作させることができる
。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｅ）は本発明の一実施例並びにその製
造方法を説明するために工程順に示した模式的断面図で
あシ、又第１図（ｆ）は本発明の詳細な説明用の平面図
であってＸ−Ｙ線で切断した断面図が第１図（ｅ）に相
等する。
造方法を説明するために工程順に示した模式的断面図で
あシ、又第１図（ｆ）は本発明の詳細な説明用の平面図
であってＸ−Ｙ線で切断した断面図が第１図（ｅ）に相
等する。
まず、第１図（ａ）に示すように、比抵抗１〜１０技術
と記す）より絶縁物２に開口部を設けＰ型埋込層４を基
板１から絶縁分離するに充分な不純物濃度ならびに接合
深さを持つＮ型埋込層３を形成する。次に同様のＰＲ技
術により所定の位置に開口部を設けＰ型埋込層およびＰ
型絶縁分離領域の底部を形成する。
と記す）より絶縁物２に開口部を設けＰ型埋込層４を基
板１から絶縁分離するに充分な不純物濃度ならびに接合
深さを持つＮ型埋込層３を形成する。次に同様のＰＲ技
術により所定の位置に開口部を設けＰ型埋込層およびＰ
型絶縁分離領域の底部を形成する。
次に、第１図（ｂ）に示すように、酸化膜２を除去し比
抵抗１〜３Ω鋸、厚さ約１２μｍのＮ型エピタキシャル
層５を堆積した後、ＰＲ技術により所定の位置に開口後
、表面からＰ型絶縁分離領域６の上部を形成しエピタキ
シャル層５を各島領域に分離する。
抵抗１〜３Ω鋸、厚さ約１２μｍのＮ型エピタキシャル
層５を堆積した後、ＰＲ技術により所定の位置に開口後
、表面からＰ型絶縁分離領域６の上部を形成しエピタキ
シャル層５を各島領域に分離する。
次に、第１図（Ｃ）に示すように、ＰＲ技術によりＰ型
絶縁分離電極領域７や出力ＮＰＮ）ランジスタのベース
領域８等を形成する。
絶縁分離電極領域７や出力ＮＰＮ）ランジスタのベース
領域８等を形成する。
次に、第１図（ｄ）に示すように１通常のＰＲ技術なら
びに拡散技術によって出力ＮＰＮ）ランジスタのコレク
タ電極領域１０．エミッタ領域１１゜エピタキシャル領
域電極数シ出し領域１２．１３等を形成する。
びに拡散技術によって出力ＮＰＮ）ランジスタのコレク
タ電極領域１０．エミッタ領域１１゜エピタキシャル領
域電極数シ出し領域１２．１３等を形成する。
最後に第１図（ｅ）に示すように各領域に金属配線を形
成すると本実施例は完成する。また、第１図（ｆ）は本
実施例の平面図でそのＸ−Ｙで切断した断面図が第１図
（ｅ）に相等する。なお同一領域は同一符号を付けた。
成すると本実施例は完成する。また、第１図（ｆ）は本
実施例の平面図でそのＸ−Ｙで切断した断面図が第１図
（ｅ）に相等する。なお同一領域は同一符号を付けた。
本発明の第１実施例は基板１、絶縁分離領域６．Ｎ型埋
込層３． Ｎ型埋込層によって絶縁分離領域６から分離
されたＰ型埋込層４およびＰ型埋込電極取り出し領域９
（ダイオードのアノード）と、アノードで取シ囲まれて
エピタキシャル層および電極領域１２（ダイオードのカ
ソード）とＮ型埋込層に連絡したエピタキシャル層およ
びその電極領域１３からなる。コレクタ３・５・１０．
ペース８．エミッタ１１からなる出力トランジスタのコ
レクタに基板電位（通常最低電位）より低い電位が加わ
るとコレクタと基板が順バイアスされて他素子のエピタ
キシャル層との間に寄生ＮＰＮトランジスタを構成する
。本発明による前述のダイオードのカソード１２を出力
トランジスタのコレクタ１０にアノード４・９を基板１
すなわち７に金属配線にって連絡する。更にダイオード
のアノード４・９を基板１から分離するＮ型領域を、で
きれば高電位に接続する。このような構成によυ本ダイ
オードはカソード１２が新たに寄生サイリスタを銹発す
ることなく、グランド電位（最底電位）より低い印加電
圧をクランプでき、かつ寄生ＮＰＮ）ランジスタのαを
低下できるので寄生サイリスタの発生を抑制するのに十
分な効果がある。
込層３． Ｎ型埋込層によって絶縁分離領域６から分離
されたＰ型埋込層４およびＰ型埋込電極取り出し領域９
（ダイオードのアノード）と、アノードで取シ囲まれて
エピタキシャル層および電極領域１２（ダイオードのカ
ソード）とＮ型埋込層に連絡したエピタキシャル層およ
びその電極領域１３からなる。コレクタ３・５・１０．
ペース８．エミッタ１１からなる出力トランジスタのコ
レクタに基板電位（通常最低電位）より低い電位が加わ
るとコレクタと基板が順バイアスされて他素子のエピタ
キシャル層との間に寄生ＮＰＮトランジスタを構成する
。本発明による前述のダイオードのカソード１２を出力
トランジスタのコレクタ１０にアノード４・９を基板１
すなわち７に金属配線にって連絡する。更にダイオード
のアノード４・９を基板１から分離するＮ型領域を、で
きれば高電位に接続する。このような構成によυ本ダイ
オードはカソード１２が新たに寄生サイリスタを銹発す
ることなく、グランド電位（最底電位）より低い印加電
圧をクランプでき、かつ寄生ＮＰＮ）ランジスタのαを
低下できるので寄生サイリスタの発生を抑制するのに十
分な効果がある。
第２図は本発明の第２の実施例の断面図でダイオードの
アノードとして、ＮＰＮトランジスタのベース３０８や
抵抗；と同時に拡散形成される不純物領域３１５を使用
するものである。第３図は本発明の第３の実施例の断面
図でダイオードのアノードとして順方向電圧の小さいシ
ョットキー障壁４１６を用いるもので同一面積でより寄
生サイリスタの発生を抑制する力が大きい。
アノードとして、ＮＰＮトランジスタのベース３０８や
抵抗；と同時に拡散形成される不純物領域３１５を使用
するものである。第３図は本発明の第３の実施例の断面
図でダイオードのアノードとして順方向電圧の小さいシ
ョットキー障壁４１６を用いるもので同一面積でより寄
生サイリスタの発生を抑制する力が大きい。
以上、本発明の実施例について説明してきたが、ダイオ
ードのアノードとしてさらに他の領域たとえばＰ型多結
晶シリコンをＮ型エピタキシャル層に接して設置しても
良い。また、アノードはそれぞれ単一の領域としてきた
が、それらの組合せでも良いことは言うまでもない、 〔発明の効果〕 本発明によるダイオードと、コレクタが基板に対して負
電位になるようなＮＰＮ）ランジスタとを、カソード１
２がコレクタ１０に、アノード９が基板１（絶縁分離領
域）に電気的に一致するように接続する。本発明のダイ
オードは基板に対して高電位にすることが可能なＮ領域
１３でシールドすることができるため、従来のようにク
ランプダイオード自身がみずから寄生サイリスタを誘発
することがない。すなわち、ＮＰＮ）ランジスタのコレ
クタが基板電位より下がった時本ダイオード自身が他の
回路素子とともに寄生サイリスタを発生することなく本
ダイオードの順方向電圧で負電位をクランプできる。ｔ
た、順方向電圧の小さい本発明によるダイオードを用い
ると、負電位の印加により絶縁が崩れて流れだす電流の
多くを本ダイオードが負担するため見かけ上ＮＰＮトラ
ンジスタにより構成される寄生ＮＰＮトランジスタのα
を下げることができるため寄生サイリスタの発生を抑制
できる。したがって本発明によるダイオード（特に小面
積でも順方向電圧の小さいショットキー障壁を用いたダ
イオード）を利用することにより、従来用いられてきた
出力ＮＰＮ）ランジスタをシールドするかのごとき大面
積の表面領域を必要とせず、かつ本ダイオードは出力ト
ランジスタの周囲の任意の位置に設置接続することが可
能であって素子レイアウトの自由度が増加する。
ードのアノードとしてさらに他の領域たとえばＰ型多結
晶シリコンをＮ型エピタキシャル層に接して設置しても
良い。また、アノードはそれぞれ単一の領域としてきた
が、それらの組合せでも良いことは言うまでもない、 〔発明の効果〕 本発明によるダイオードと、コレクタが基板に対して負
電位になるようなＮＰＮ）ランジスタとを、カソード１
２がコレクタ１０に、アノード９が基板１（絶縁分離領
域）に電気的に一致するように接続する。本発明のダイ
オードは基板に対して高電位にすることが可能なＮ領域
１３でシールドすることができるため、従来のようにク
ランプダイオード自身がみずから寄生サイリスタを誘発
することがない。すなわち、ＮＰＮ）ランジスタのコレ
クタが基板電位より下がった時本ダイオード自身が他の
回路素子とともに寄生サイリスタを発生することなく本
ダイオードの順方向電圧で負電位をクランプできる。ｔ
た、順方向電圧の小さい本発明によるダイオードを用い
ると、負電位の印加により絶縁が崩れて流れだす電流の
多くを本ダイオードが負担するため見かけ上ＮＰＮトラ
ンジスタにより構成される寄生ＮＰＮトランジスタのα
を下げることができるため寄生サイリスタの発生を抑制
できる。したがって本発明によるダイオード（特に小面
積でも順方向電圧の小さいショットキー障壁を用いたダ
イオード）を利用することにより、従来用いられてきた
出力ＮＰＮ）ランジスタをシールドするかのごとき大面
積の表面領域を必要とせず、かつ本ダイオードは出力ト
ランジスタの周囲の任意の位置に設置接続することが可
能であって素子レイアウトの自由度が増加する。
以上述べたように本発明によって小面積で寄生サイリス
タの発生を防止できるため従来にくらべてＩＣペレット
のコストを低減できる。
タの発生を防止できるため従来にくらべてＩＣペレット
のコストを低減できる。
第１図（ａ）〜（ｅ）は本発明の第１の実施例及びその
製造方法を説明するために工程順に示した断面図。 第１図（ｆ）は第１図（ｅ）の平面図、第２図は本発明
の第２の実施例の断面図、第３図は本発明の第３の実施
例の断面図、第４図は従来の寄生ＰＮＰＮサイリスタ発
生防止用の回路略図、、第５図（ａ）、Φ）は寄生サイ
リスタ発生メカニズムの説明図、第６図（ａ）、 （ｂ
）は寄生サイリスタ効果を抑制するために対策を施した
従来例の断面図と平面図である。 １．１０１，２０１・・・・・・Ｐ型基板、 ２，１０
２゜２０２・・・・・・絶縁物、３，１０３，２０３・
・・・・・Ｎ型埋込層、４，１０４・・・−・・Ｐ型埋
込層、５．１０５゜２０５・・・・・・エピタキシャル
層、６，１０６，２０６・・・・・・絶縁分離拡散領域
、７，１０７・・・・・・絶縁分離電極領域、８，１０
８，２０８，３０８・・・・・・ペース、９・・・・・
・Ｐ型埋込電極取り出し領域、１０，１１０・２１０−
・・・・・コレクタ、１１，１１１，２１１・・・・・
・エミッタ、１２・・・・・・カソード電極領域、１３
，２１３・・・・・・Ｎ＋電極領域、１４，１１４，２
１４・・・・・・抵抗、３１５・・・・・・アノード、
４１６・・・・・・ショットキー障壁。 ＼ 。 第２ 口 第３ 凹 ＧＮＤ ＱＮＤ 第４ ＠ 第Ｓ図
製造方法を説明するために工程順に示した断面図。 第１図（ｆ）は第１図（ｅ）の平面図、第２図は本発明
の第２の実施例の断面図、第３図は本発明の第３の実施
例の断面図、第４図は従来の寄生ＰＮＰＮサイリスタ発
生防止用の回路略図、、第５図（ａ）、Φ）は寄生サイ
リスタ発生メカニズムの説明図、第６図（ａ）、 （ｂ
）は寄生サイリスタ効果を抑制するために対策を施した
従来例の断面図と平面図である。 １．１０１，２０１・・・・・・Ｐ型基板、 ２，１０
２゜２０２・・・・・・絶縁物、３，１０３，２０３・
・・・・・Ｎ型埋込層、４，１０４・・・−・・Ｐ型埋
込層、５．１０５゜２０５・・・・・・エピタキシャル
層、６，１０６，２０６・・・・・・絶縁分離拡散領域
、７，１０７・・・・・・絶縁分離電極領域、８，１０
８，２０８，３０８・・・・・・ペース、９・・・・・
・Ｐ型埋込電極取り出し領域、１０，１１０・２１０−
・・・・・コレクタ、１１，１１１，２１１・・・・・
・エミッタ、１２・・・・・・カソード電極領域、１３
，２１３・・・・・・Ｎ＋電極領域、１４，１１４，２
１４・・・・・・抵抗、３１５・・・・・・アノード、
４１６・・・・・・ショットキー障壁。 ＼ 。 第２ 口 第３ 凹 ＧＮＤ ＱＮＤ 第４ ＠ 第Ｓ図
Claims (5)
- （１）１導電型の半導体基体と該半導体基体上に形成さ
れた反対導電型の単一エピタキシャル層よりなる半導体
本体と、該半導体本体の前記エピタキシャル層と半導体
基体の界面付近から前記エピタキシャル層内に延在し、
かつ前記エピタキシャル層表面から離間して形成された
１導電型の第１埋込層と、該第１埋込層の下側に延在し
、かつ前記第１埋込層と半導体基体とを分離せしめる第
２埋込層と、１導電型の表面領域における接点領域を前
記第１埋込層上方に位置させると共に前記第１埋込層ま
で延在させることによって形成された前記第１埋込層に
接し上方に存在する前記エピタキシャル層および該エピ
タキシャル層の表面領域に存在する反対導電型の第１不
純物領域から構成される第１島領域と、前記第２埋込層
と連絡した前記エピタキシャル層および前記エピタキシ
ャル層の表面領域に存在する反対導電型の第２不純物領
域から構成される第２島領域とを有し、前記第１島領域
をカソードとすることを特徴とする半導体装置。 - （２）半導体基体をグランド電位に、第２島領域をグラ
ンド電位より高電位にバイアスする特許請求の範囲第（
１）項記載の半導体装置。 - （３）接点領域及び第１埋込層をアノードとした特許請
求の範囲第（１）項又は第（２）項記載の半導体装置。 - （４）第１埋込層から離間して第１島領域の表面に設け
られた１導電型の第３不純物領域をアノードとする特許
請求の範囲第（１）項又は第（２）項記載の半導体装置
。 - （５）接点領域及び第１埋込層から離間して第１島領域
の表面に設けられたショットキー障壁の金属側をアノー
ドとする特許請求の範囲第（１）項又は第（２）項記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148632A JPS629663A (ja) | 1985-07-05 | 1985-07-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60148632A JPS629663A (ja) | 1985-07-05 | 1985-07-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS629663A true JPS629663A (ja) | 1987-01-17 |
Family
ID=15457130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60148632A Pending JPS629663A (ja) | 1985-07-05 | 1985-07-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS629663A (ja) |
-
1985
- 1985-07-05 JP JP60148632A patent/JPS629663A/ja active Pending
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