JPS6297416A - チツプ形遅延素子の構成方法 - Google Patents
チツプ形遅延素子の構成方法Info
- Publication number
- JPS6297416A JPS6297416A JP23821385A JP23821385A JPS6297416A JP S6297416 A JPS6297416 A JP S6297416A JP 23821385 A JP23821385 A JP 23821385A JP 23821385 A JP23821385 A JP 23821385A JP S6297416 A JPS6297416 A JP S6297416A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- delay element
- electrode
- electrode pattern
- wide part
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Coils Or Transformers For Communication (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
基板」二に形成したチップ形遅延素子の構成方法であっ
て、コイルパターンに接続した幅広部分に基板の裏面電
極に連なる電極パターンを対向せしめ、該対向するパタ
ーンをトリミングにより遅延時間調整が容易に行なえる
。
て、コイルパターンに接続した幅広部分に基板の裏面電
極に連なる電極パターンを対向せしめ、該対向するパタ
ーンをトリミングにより遅延時間調整が容易に行なえる
。
本発明は、チップ形遅延素子の構成方法に係り、とくに
、対向するコイルパターンの幅広部分と電極パターンを
トリミングにより調整するチップ形遅延素子の構成方法
に関する。
、対向するコイルパターンの幅広部分と電極パターンを
トリミングにより調整するチップ形遅延素子の構成方法
に関する。
近年、電子機器は全般に小型化の要望が強く、これに伴
なって使用する電子ｆｉｌｌ ＋’ｕ’＋も小形１軽薄
化の傾向にあることはいうまでもない。これらの電子部
品たとえば個別のコイルと：１ンデンサで構成されてい
るが、このような遅延回路素子は遅延時間調整作業が困
難であるので、遅延時間調整の容易な基板上にパターン
で形成したチップ形遅延素子の実現が望まれている。
なって使用する電子ｆｉｌｌ ＋’ｕ’＋も小形１軽薄
化の傾向にあることはいうまでもない。これらの電子部
品たとえば個別のコイルと：１ンデンサで構成されてい
るが、このような遅延回路素子は遅延時間調整作業が困
難であるので、遅延時間調整の容易な基板上にパターン
で形成したチップ形遅延素子の実現が望まれている。
第３図および第４図は、従来のｉ！！延素子を説明する
図で、第３図は等価回路図、第４図は斜視図である。
図で、第３図は等価回路図、第４図は斜視図である。
第３図は、図示しない）Ｉ！、板１゛に形成されたパタ
ーンにコイルｌを接着し、このコイルＩに対し並列に複
数の一１ンデンサ２ （個別部品）を分布定数で構成し
て、他端をアースパターン３に接続した”Ｊ ｌ１ｔｔ
ｉ ｒ！−ｉｆ １１８図であ／！、。
ーンにコイルｌを接着し、このコイルＩに対し並列に複
数の一１ンデンサ２ （個別部品）を分布定数で構成し
て、他端をアースパターン３に接続した”Ｊ ｌ１ｔｔ
ｉ ｒ！−ｉｆ １１８図であ／！、。
第４図は、誘電体材＊Ｉたとえばセラミ、り等からなる
基板４＋に形成されたコイルパターン１０を形成して端
子Ａ、Ａ’を引出し、基板４の裏側ｉｉｉ＋面にアース
パターン３を形成してＢ、Ｂ’を引出し、：ｌイルパタ
ーン１とアースパターン３間の基板４が容量を形成した
構造である。
基板４＋に形成されたコイルパターン１０を形成して端
子Ａ、Ａ’を引出し、基板４の裏側ｉｉｉ＋面にアース
パターン３を形成してＢ、Ｂ’を引出し、：ｌイルパタ
ーン１とアースパターン３間の基板４が容量を形成した
構造である。
上記従来の遅延素子にあっては、遅延素子を構成する部
品が個別部品であるため遅延時間調整は部品を取替えな
ＬＪればならない問題があり、またニノンルパターンを
形成したものにあってはパターンを変えるか、容量を変
えるために基板の材＊、■を変えなければならない等の
問題点があった。
品が個別部品であるため遅延時間調整は部品を取替えな
ＬＪればならない問題があり、またニノンルパターンを
形成したものにあってはパターンを変えるか、容量を変
えるために基板の材＊、■を変えなければならない等の
問題点があった。
本発明は、上記の問題点を解決して遅延時間調整を容易
にしたチップ形遅延素子の構成方法を提供するものであ
る。
にしたチップ形遅延素子の構成方法を提供するものであ
る。
ずなわら、チップ形ａ！延素ｒ−の構成ツノ法において
、前記チップ形遅延素γ−を：ｒ−（ルパターンに接続
形成された幅広部分と、基板の裏面電極に連なる電極パ
ターンを所定の間隙で対向形成し、前記遅延素子の遅延
時間調整を、対向するパターンをトリミングにより行な
うようにしたことによって解決される。
、前記チップ形遅延素γ−を：ｒ−（ルパターンに接続
形成された幅広部分と、基板の裏面電極に連なる電極パ
ターンを所定の間隙で対向形成し、前記遅延素子の遅延
時間調整を、対向するパターンをトリミングにより行な
うようにしたことによって解決される。
上記チップ形遅延素子の構成方法は、基板−１−に形成
したコイルパターンの幅広部分と、所定の間隙をおいて
形成した裏面電極に連なる電極パターンとの対向部分の
どちらかをトリミングにより加工することによって遅延
時間の調整を容易にした。
したコイルパターンの幅広部分と、所定の間隙をおいて
形成した裏面電極に連なる電極パターンとの対向部分の
どちらかをトリミングにより加工することによって遅延
時間の調整を容易にした。
第１図は、本発明の一実ｈト例を説明する平面１ツ１で
、第４図と同等の部分につい”Ｃは同一符号をイ＼１し
ている。
、第４図と同等の部分につい”Ｃは同一符号をイ＼１し
ている。
図において、誘電体たとえばセラミック等からなる基板
４に導体例えば銅等からなり、幅広部５】を連接したコ
イルパターン５を形成する。そして幅広部５１と所定の
間隙を隔てて、導体例えば銅等からなるアースパターン
３に連なる電極パターン〔ｉを対向形成せしめた構造で
ある。そして遅延時間調整を容量の調整（容量を大きく
する）により行なう場合は、対向する何れかのパターン
（図面は電極パターン）をレーザ等によりトリミング７
を行なえばよい。したがって幅広部５１と電極パターン
６の間隙は設計値より狭くすることが望ましい。
４に導体例えば銅等からなり、幅広部５】を連接したコ
イルパターン５を形成する。そして幅広部５１と所定の
間隙を隔てて、導体例えば銅等からなるアースパターン
３に連なる電極パターン〔ｉを対向形成せしめた構造で
ある。そして遅延時間調整を容量の調整（容量を大きく
する）により行なう場合は、対向する何れかのパターン
（図面は電極パターン）をレーザ等によりトリミング７
を行なえばよい。したがって幅広部５１と電極パターン
６の間隙は設計値より狭くすることが望ましい。
第２図は、本発明の他の実施例を説明する平面図である
。第２図において、この発明は第１図とＭ様、基板、コ
イルパターンならびに電極パターンよりなっているが、
コイルパターンならびに電極パターンの形状を変えた以
外は第１図と同様である。
。第２図において、この発明は第１図とＭ様、基板、コ
イルパターンならびに電極パターンよりなっているが、
コイルパターンならびに電極パターンの形状を変えた以
外は第１図と同様である。
本発明を特徴づけるコイルパターン８は導体例えば銅等
からなり、コイルパターン８に連接する幅広部８１には
四部８１１が形成されてお幻、そしてコイルパターン８
の幅広部旧に所定の間隙を隔゛Ｃて電極パターン９を形
成し、この電極パターン９には幅広部８１の四部８１１
に対応する突出部９１を形成した構造であり、遅延時間
調整は第１図で説明したと同様にトリミングを行ない１
−リミング部７を削りとれば良い。
からなり、コイルパターン８に連接する幅広部８１には
四部８１１が形成されてお幻、そしてコイルパターン８
の幅広部旧に所定の間隙を隔゛Ｃて電極パターン９を形
成し、この電極パターン９には幅広部８１の四部８１１
に対応する突出部９１を形成した構造であり、遅延時間
調整は第１図で説明したと同様にトリミングを行ない１
−リミング部７を削りとれば良い。
以上の説明から明らかなように、本発明によれば遅延時
間調整作業能率が向−１−シ、特性の向−１−に極めて
有効である。
間調整作業能率が向−１−シ、特性の向−１−に極めて
有効である。
第１図は、本発明の一実施例を説明する平面図、第２図
は、本発明の他の実施例を説明する平面図、 第３図および第４図は、従来の遅延素子を説明する図で
、第３図は等価回路図、第４図は斜視図である。 図にｊｊいて、１はｘ１イル、２はコンデンサ、３はア
ースパターン、４は基板、５．８．１０は二１イルパタ
ーン、［ｉ 、 ９ Ｌ；ｌ電極パターン、７はトリ
ミング部、５１．８１は幅広部、９１は突出部、８１１
は凹＄（卆ミｇｂ−タｉヒブ列 第１図 第２図
は、本発明の他の実施例を説明する平面図、 第３図および第４図は、従来の遅延素子を説明する図で
、第３図は等価回路図、第４図は斜視図である。 図にｊｊいて、１はｘ１イル、２はコンデンサ、３はア
ースパターン、４は基板、５．８．１０は二１イルパタ
ーン、［ｉ 、 ９ Ｌ；ｌ電極パターン、７はトリ
ミング部、５１．８１は幅広部、９１は突出部、８１１
は凹＄（卆ミｇｂ−タｉヒブ列 第１図 第２図
Claims (1)
- チップ形遅延素子をコイルパターン（５）に接続形成
された幅広部分（５１）と、基板（４）の裏面電極に連
なる電極パターン（６）を所定の間隙で対向形成し、前
記遅延素子の遅延時間調整を、対向するパターンをトリ
ミングにより行なうようにしたことを特徴とするチップ
形遅延素子の構成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23821385A JPS6297416A (ja) | 1985-10-23 | 1985-10-23 | チツプ形遅延素子の構成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23821385A JPS6297416A (ja) | 1985-10-23 | 1985-10-23 | チツプ形遅延素子の構成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6297416A true JPS6297416A (ja) | 1987-05-06 |
Family
ID=17026828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23821385A Pending JPS6297416A (ja) | 1985-10-23 | 1985-10-23 | チツプ形遅延素子の構成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6297416A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02155204A (ja) * | 1988-12-07 | 1990-06-14 | Matsushita Electric Ind Co Ltd | インダクタおよびそれを用いたｌｃ発振器 |
| EP1058337A3 (en) * | 1999-06-01 | 2002-03-13 | Murata Manufacturing Co., Ltd. | Delay line |
| JP2009147862A (ja) * | 2007-12-18 | 2009-07-02 | Nippon Telegr & Teleph Corp <Ntt> | 電気分散等化回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5042369A (ja) * | 1973-07-20 | 1975-04-17 | ||
| JPS5514769B2 (ja) * | 1975-06-12 | 1980-04-18 |
-
1985
- 1985-10-23 JP JP23821385A patent/JPS6297416A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5042369A (ja) * | 1973-07-20 | 1975-04-17 | ||
| JPS5514769B2 (ja) * | 1975-06-12 | 1980-04-18 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02155204A (ja) * | 1988-12-07 | 1990-06-14 | Matsushita Electric Ind Co Ltd | インダクタおよびそれを用いたｌｃ発振器 |
| EP1058337A3 (en) * | 1999-06-01 | 2002-03-13 | Murata Manufacturing Co., Ltd. | Delay line |
| US6864760B1 (en) | 1999-06-01 | 2005-03-08 | Murata Manufacturing Co., Ltd. | Delay line with a parallel capacitance for adjusting the delay time |
| JP2009147862A (ja) * | 2007-12-18 | 2009-07-02 | Nippon Telegr & Teleph Corp <Ntt> | 電気分散等化回路 |
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