JPS6297451A - デ−タ送信方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、集積回路などにおけるシリアルデータ送信
方式に関するものである。

〔従来の技術〕

従来この種の送信装置として第３図に示すようなものが
あった。同図において、１は送信レジスタであり、２は
送＜ＳクロックＴのカウンタである。

なお、図において１信レジスタ１のまず目の上の数字は
桁を示している。

次に動作について説明する。第１図において、送信デー
タＤをｎビット（ｎは整数）として、この送信データＤ
は、送信が開始されると、送信クロックＴに同期して１
ビットずつシフトし、送信レジスタ１から出力される。

また、送信開始と同時に、送信クロックＴがカウンタ２
でカウントされ、送信データ数（ビット数）ｎのカウン
トが行なわれる。そして、このカウンタ２ｉ、ｉ、送信
データ数ｎをカウントし、終わると同時に送栖完了イバ
号Ｃを出力し、送４７ｇレジスタ１の送信データを出力
し終わったことを知らせる。

〔発明が解決しようとする問題点〕

従来の送信装置は以上のように構成されているので、送
信データの数をカウントするために、送信クロック’ｌ
−カウントするカウンタを必要としていた。そのため、
集積回路での回路数も増え、集積回路内に占める面積も
大きくなるという欠点があった。

この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、送信クロックＴのカウンタを除
去し構成を簡単にできるシリアルデータ送信方式を得る
ことを目的としている。

〔問題点を解決するための手段〕

この発明に係るデータ送信方式は、本末のデータ送信用
のレジスタＶこ、さらＶＣ１ビット分のレジスタを付加
してそれを送信開始前に所定の内容に初期セットし、こ
れらのレジスタ内の特定データの論理出力音とることに
より送信完了信号を得るようにしたものである。

〔作用〕

送信データが出力されるごとに、初期セントした内容は
送信レジスタ内を順次シフトされてい（。

初期セット値がシフトされた後は異なるデータを発生す
るものとすれば、例えば送信レジスタの最初に送信され
るデータの入る桁以外の桁の出力の一致により送４ｇ光
了信号が得られる。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図において、１は前述したと同様の送信レジスタで
、ｎピッ）（ｎは整数）構成である。３は１ビット分の
付加レジスタで、その出力は送信レジスタ１の送信デー
タの最後の桁（（ｎ−１）桁）と接続されている。４は
、付加した１ビットのレジスタ３の出力と、送信レジス
タ１の最初に送信されるデータのはｔゴいる桁（０桁）
以外の各桁の出力を入力としたナンド（ＮＡＮＤ）回路
であり、後述するように送イぽレジスタ１の送信データ
Ｄの送信が完了すると、送信完了信号Ｃを出力する。ま
た、付加レジスタ３には送信開始信ＵＰが入力され、送
信が開始される１ｕ前でその内容全初期セットするよう
になっている。

第２図において、送信を開始すると、送信開始信号Ｐが
入力され、付加レジスタ３の内容を初期セットする。初
１υＪセットの内容は、たとえば１２図（ａ）に示すよ
うに、′Ｏｌとする。この初期セット状態でＮＡＮＤ回
路４の出力である送信完了信号は付加レジスタ３の出力
が１０＃であるため１１′となる。

このようにセットされた状態で、送信レジスタ内の送信
データＤを送信クロックＴｉｃ同期して送信していく。

付加レジスタ３は　％　Ｑ　＃［セットされた後、送信
クロックＴに同期して、第２図０）に示すようにそのｔ
Ｏｌを送信レジスタ１にシフトしていくが、同時に、送
信クロックＴに同期して、付加レジスタ３は１１＃全発
生し、以後％１１になったままとなる。そのため、送信
クロックＴで送信データＤをシフトしていくごとに、第
２図（Ｃ）に示すように送信レジスタ１内に、付加レジ
スタ３の出力がシフトしてはいっていく。送信データＤ
の数をｎ（ｎは整数）とすると、ｎ個のデータを送信レ
ジスタ１内から送信完了した時点で、第２図（ｄ）に示
すように上記ビット％０１は送信レジスタ１の最初に送
信されるデータのはいっている桁（０桁）にシフトされ
、送信レジスタ１の他のビットと付加レジスタ３の内容
はこの時点ですべて％１１となる。したがって、ＮＡＮ
Ｄ回路４の入力はすべて１１′となり、ＮＡＮＤの出力
は、それまで８１１であったものが１０１に変化する。

この変化を送信完了信号Ｃとして使用することにより、
送信の完了を知ることができる。

なお、上記実施例では、付加レジスタ３の初期セットの
値を１０′としたが、これをｗ″Ｉ　′として以後の値
を１０′としても、論理の取り方を変えれば、同様の効
果を奏する。

〔発明の効果〕

以上のように、この発明によれば、送信レジスタに１ビ
ットのレジスタを付加し、その内容を送信開始時に初期
セットして、これらのレジスタの特定ビットの出力の論
理を取ることによって送信完了信号を得るようにしたの
で、これまでのクロックのカウンタが不要となり、集積
［ｉｌのチップ面積を小さくし、簡潔な構成の送信装置
が得ら才する効果がある。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す構成図、第２図は
第１図の動作を説明するための図、第３図は従来例を示
す構成図である。 １・・・・送信レジスタ、３・・・・付加しジスタ、４
・・・・ＮＡＮＤ回路。 代　　理　　人　　大　　岩　　増　　雄第１図 ４：　ＮＡＮＯ回秘 第３図

Claims (1)

【特許請求の範囲】
1. シリアルデータ送信方式において、データ送信用の送信
   レジスタに、１ビット分のレジスタを付加し、このレジ
   スタを送信開始前に所定の内容に初期セットし、送信レ
   ジスタ内の送信データを送信完了した時点で、レジスタ
   内の特定のデータの論理をとることにより送信完了信号
   を出力するようにしたことを特徴とするデータ送信方式
   。