JPS6298675A - 砒化ガリウム半導体装置 - Google Patents
砒化ガリウム半導体装置Info
- Publication number
- JPS6298675A JPS6298675A JP23736885A JP23736885A JPS6298675A JP S6298675 A JPS6298675 A JP S6298675A JP 23736885 A JP23736885 A JP 23736885A JP 23736885 A JP23736885 A JP 23736885A JP S6298675 A JPS6298675 A JP S6298675A
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- JP
- Japan
- Prior art keywords
- gate electrode
- gate
- protection diode
- wire bonding
- fet
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は砒化ガリウム半導体装置、特に、保護ダイオー
ドをモノリシックに組み込んだショットキー障壁型電界
効果トランジスタ（ＭＥＳ−ＦＥＴ）、または保護ダイ
オードをモノリシックに組み込んだショットキー障壁型
電界効果トランジスタを含む砒化ガリウム半導体装置（
ＩＣ）に関する。
ドをモノリシックに組み込んだショットキー障壁型電界
効果トランジスタ（ＭＥＳ−ＦＥＴ）、または保護ダイ
オードをモノリシックに組み込んだショットキー障壁型
電界効果トランジスタを含む砒化ガリウム半導体装置（
ＩＣ）に関する。
低雑音、高遮断周波数、高出力等の特長を有するマイク
ロ波トランジスタとして、閃亜鉛鉱型結晶構造の基体を
基にして形成された砒化ガリウム電界効果トランジスタ
（単にＱａＡｓ−ＭＥＳ・ＦＥＴとも称する。）が広く
知られている。また、ゲート破壊を防止するＧａＡｓ
−ＭＥＳ −ＦＥＴとして、デュアルゲートの第１ゲー
トおよび第２ゲートとソース間にそれぞれ保護ダイオー
ドを組み込んだ構造が知られている。たとえば、電気通
信学会発行［電気通信学会技術研究報告ＥＤ８２１２４
ＪＶｏ旦８２、Ｐ６９〜Ｐ７４に記載されているように
、保護ダイオードをモノリシックに組み込んだ量産性の
高い構造のＧａＡＳ−ＭＥＳ−ＦＥＴが知られている。
ロ波トランジスタとして、閃亜鉛鉱型結晶構造の基体を
基にして形成された砒化ガリウム電界効果トランジスタ
（単にＱａＡｓ−ＭＥＳ・ＦＥＴとも称する。）が広く
知られている。また、ゲート破壊を防止するＧａＡｓ
−ＭＥＳ −ＦＥＴとして、デュアルゲートの第１ゲー
トおよび第２ゲートとソース間にそれぞれ保護ダイオー
ドを組み込んだ構造が知られている。たとえば、電気通
信学会発行［電気通信学会技術研究報告ＥＤ８２１２４
ＪＶｏ旦８２、Ｐ６９〜Ｐ７４に記載されているように
、保護ダイオードをモノリシックに組み込んだ量産性の
高い構造のＧａＡＳ−ＭＥＳ−ＦＥＴが知られている。
本発明はこのようなＧａＡｓ −ＭＥＳ −ＦＥＴチッ
プと同様に保護ダイオードをモノリシックに組み込むこ
とによって量産性を高めるとともに、さらにチップの小
型化を図るべく希求する基に開発されたものである。
プと同様に保護ダイオードをモノリシックに組み込むこ
とによって量産性を高めるとともに、さらにチップの小
型化を図るべく希求する基に開発されたものである。
本発明の目的はサージ吸収率が高い砒化ガリウム半導体
装置を提供することにある。
装置を提供することにある。
本発明の他の目的はチップ寸法を小さくできる構造の増
幅砒化ガリウム半導体装置を提供することにある。
幅砒化ガリウム半導体装置を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
〔発明の４既要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、本発明のＧａＡｓデュアルゲートＭＥＳ−Ｆ
ＥＴにあっては、第１・第２ゲートとソース間に設けら
れる保護ダイオードは、第１ゲートおよび第２ゲートの
ポンディングパッドのチップ縁側にチップ縁に沿って延
在させたソース舌片との間にそれぞれ設けられているた
め、接合長さを長くすることができかつゲートのポンデ
ィングパッドに近く抵抗が低いことから、サージに対す
る吸収率が高くなり、特性が向上する。また、保護ダイ
オードをチップの周辺に設けることから、チップサイズ
をより小さくすることができる。
ＥＴにあっては、第１・第２ゲートとソース間に設けら
れる保護ダイオードは、第１ゲートおよび第２ゲートの
ポンディングパッドのチップ縁側にチップ縁に沿って延
在させたソース舌片との間にそれぞれ設けられているた
め、接合長さを長くすることができかつゲートのポンデ
ィングパッドに近く抵抗が低いことから、サージに対す
る吸収率が高くなり、特性が向上する。また、保護ダイ
オードをチップの周辺に設けることから、チップサイズ
をより小さくすることができる。
第１図は本発明の一実施例によるＵＨＦ帯用ＧａＡｓデ
ュアルゲー）ＭＥＳ −ＦＥＴの模式的平面図、第２図
は同じ＜ＧａＡｓデュアルゲートＭＥＳ −ＦＥＴの等
両回略図、第３図は同じく第１ゲートとソースとの間に
設けられる保護ダイオードを示す断面図、第４図は同じ
く第２ゲートとソースとの間に設けられる保護ダイオー
ドを示す断面図である。
ュアルゲー）ＭＥＳ −ＦＥＴの模式的平面図、第２図
は同じ＜ＧａＡｓデュアルゲートＭＥＳ −ＦＥＴの等
両回略図、第３図は同じく第１ゲートとソースとの間に
設けられる保護ダイオードを示す断面図、第４図は同じ
く第２ゲートとソースとの間に設けられる保護ダイオー
ドを示す断面図である。
この実施例の保護ダイオードを有するＱ ａ Ａ Ｓ・
ＭＥＳ −ＦＥＴのチップは、第１図に示すような構造
となっている。すなわち、チップは矩形となるとともに
、ソース、ドレイン、ゲート等の電極パターンは、第１
図の平面図で示されるようになっている。すなわち、チ
ップの右上部の隅にはドレイン電極（Ｄ）１のワイヤポ
ンディングパッド２が設けられるとともに、右下部の隅
にはソース電極（Ｓ）３のワイヤポンディングパッド４
が設けられている。また、左下部には第１ゲート電極（
ｃ、）５のワイヤポンディングパッド６が設けられると
ともに、左上部には第２ゲート電極（Ｇ２）７のポンデ
ィングパッド８が設けられている。また、前記第１ゲー
ト電極５および第２ゲート電極７からそれぞれ細くかつ
長く延在するゲート９が、前記ドレイン電極１およびソ
ース電極３の間に屈曲して延在し、デュアルゲートＭＥ
Ｓ・ＦＥＴを構成している。このゲート９が延在するチ
ップを構成する半絶縁性のＧａＡｓ基板１０の主面部分
は、不純物のイオン注入によってｎ型層となり、チャネ
ル層となっている。また、第１図において、破線で取り
囲まれる領域は不純物のイオン注入によってｎ生型層１
１となっている。また、チップの右下隅のソース電極３
からチップの下縁および左辺に沿うように細い舌片１２
が延在している。この舌片１２と第１ゲート電極５およ
び第２ゲート電極７との間には、それぞれ保護ダイオー
ド１３が形成されている。第１ゲート電極５に接続され
る保護ダイオード１３の場合は、第３図に示されるよう
に、第１ゲート電極５のチップの縁側に部分的に設けら
れたｐ中型層１４と、舌片１２の下に部分的に拡がるｎ
生型層１１との間にｐｎ接合１５からなる保護ダイオー
ド１３が形成されている。なお、前記ｎ十型層１１上の
電極は、特に限定はされないが、Ａ ｕ Ｇ ｅ ／
Ｎ ｉ ／ＡＬＬによって形成されるとともに、ｐ生型
層１４上の電極はＭ ｏ ／ Ａ ｕあるいはＴ ｉ
／ Ｐ ｔ ／ Ａ ｕ等によって形成されている。以
下電極はこれらＡｕ Ｇ ｅ ／ Ｎ ｉ ／ Ａｕあ
るいはＭＯＺＡｕ等によって形成される。
ＭＥＳ −ＦＥＴのチップは、第１図に示すような構造
となっている。すなわち、チップは矩形となるとともに
、ソース、ドレイン、ゲート等の電極パターンは、第１
図の平面図で示されるようになっている。すなわち、チ
ップの右上部の隅にはドレイン電極（Ｄ）１のワイヤポ
ンディングパッド２が設けられるとともに、右下部の隅
にはソース電極（Ｓ）３のワイヤポンディングパッド４
が設けられている。また、左下部には第１ゲート電極（
ｃ、）５のワイヤポンディングパッド６が設けられると
ともに、左上部には第２ゲート電極（Ｇ２）７のポンデ
ィングパッド８が設けられている。また、前記第１ゲー
ト電極５および第２ゲート電極７からそれぞれ細くかつ
長く延在するゲート９が、前記ドレイン電極１およびソ
ース電極３の間に屈曲して延在し、デュアルゲートＭＥ
Ｓ・ＦＥＴを構成している。このゲート９が延在するチ
ップを構成する半絶縁性のＧａＡｓ基板１０の主面部分
は、不純物のイオン注入によってｎ型層となり、チャネ
ル層となっている。また、第１図において、破線で取り
囲まれる領域は不純物のイオン注入によってｎ生型層１
１となっている。また、チップの右下隅のソース電極３
からチップの下縁および左辺に沿うように細い舌片１２
が延在している。この舌片１２と第１ゲート電極５およ
び第２ゲート電極７との間には、それぞれ保護ダイオー
ド１３が形成されている。第１ゲート電極５に接続され
る保護ダイオード１３の場合は、第３図に示されるよう
に、第１ゲート電極５のチップの縁側に部分的に設けら
れたｐ中型層１４と、舌片１２の下に部分的に拡がるｎ
生型層１１との間にｐｎ接合１５からなる保護ダイオー
ド１３が形成されている。なお、前記ｎ十型層１１上の
電極は、特に限定はされないが、Ａ ｕ Ｇ ｅ ／
Ｎ ｉ ／ＡＬＬによって形成されるとともに、ｐ生型
層１４上の電極はＭ ｏ ／ Ａ ｕあるいはＴ ｉ
／ Ｐ ｔ ／ Ａ ｕ等によって形成されている。以
下電極はこれらＡｕ Ｇ ｅ ／ Ｎ ｉ ／ Ａｕあ
るいはＭＯＺＡｕ等によって形成される。
一方、第２ゲート電極７に接続される保護ダイオード１
３の場合は、第４図に示されるように、ｎ十型層１１上
にそれぞれ第２ゲート電極７およびソース電極３である
舌片１２を接合させ、ショットキー接合による保護ダイ
オード１３を得ている。したがって、この第２ゲート電
極７に接続される保護ダイオード１３はバックトウバン
クによる接続となる。この実施例の保護ダイオード付デ
ュアルゲー）ＭＥＳ −ＦＥＴは、第２図に示されるよ
うな等両回路となる。
３の場合は、第４図に示されるように、ｎ十型層１１上
にそれぞれ第２ゲート電極７およびソース電極３である
舌片１２を接合させ、ショットキー接合による保護ダイ
オード１３を得ている。したがって、この第２ゲート電
極７に接続される保護ダイオード１３はバックトウバン
クによる接続となる。この実施例の保護ダイオード付デ
ュアルゲー）ＭＥＳ −ＦＥＴは、第２図に示されるよ
うな等両回路となる。
このような保護ダイオード付デュアルゲ−１−ＭＥＳ
−ＦＥＴは、第１ゲート電極５のワイヤポンディングパ
ッド６および第２ゲート電極７のポンディングパッド８
のチップ縁側の領域にソース電極３の舌片１２を延在さ
せ、かつこの舌片１２との間に保護ダイオード１３を作
るようにしているため、保護ダイオード１３をチップの
中央等に形成する構造に比較してチップサイズを小さく
することができる。たとえば、チップは一辺が０． ４
０μｍの正方形と極めて小さくすることができる。
−ＦＥＴは、第１ゲート電極５のワイヤポンディングパ
ッド６および第２ゲート電極７のポンディングパッド８
のチップ縁側の領域にソース電極３の舌片１２を延在さ
せ、かつこの舌片１２との間に保護ダイオード１３を作
るようにしているため、保護ダイオード１３をチップの
中央等に形成する構造に比較してチップサイズを小さく
することができる。たとえば、チップは一辺が０． ４
０μｍの正方形と極めて小さくすることができる。
また、この保護ダイオード付デュアルゲートＭＥＳ−Ｆ
ＥＴにあっては、前記舌片１２は第１ゲート電極５およ
び第２ゲート電極７のワイヤポンディングパッド６．８
部分の側方に延在していること、ワイヤポンディングパ
ッド６．８はワイヤの接続用に広い面積を有するように
形成されていることから、この部分に保護ダイオード１
３を形成する場合、保護ダイオード１３の接合の長さを
、たとえば、１３０μｍと大幅に長くでき、接合面積の
増大により耐サージ強度が高くなる。また、保護ダイオ
ード１３は第１ゲート電極５および第２ゲート電極７の
ワイヤポンディングパッド６゜８に近い位置に設けられ
ていることから、抵抗値が低くなり、サージ吸収率が高
くなる。
ＥＴにあっては、前記舌片１２は第１ゲート電極５およ
び第２ゲート電極７のワイヤポンディングパッド６．８
部分の側方に延在していること、ワイヤポンディングパ
ッド６．８はワイヤの接続用に広い面積を有するように
形成されていることから、この部分に保護ダイオード１
３を形成する場合、保護ダイオード１３の接合の長さを
、たとえば、１３０μｍと大幅に長くでき、接合面積の
増大により耐サージ強度が高くなる。また、保護ダイオ
ード１３は第１ゲート電極５および第２ゲート電極７の
ワイヤポンディングパッド６゜８に近い位置に設けられ
ていることから、抵抗値が低くなり、サージ吸収率が高
くなる。
（１）本発明の保護ダイオード付デュアルゲ−１−ＭＥ
Ｓ−ＦＥＴにあっては、保護ダイオードは第１ゲート電
極および第２ゲート電極のワイヤポンディングパッドの
近くに設けられているため、抵抗値が小さくなり、サー
ジ吸収率を高めることができるという効果が得られる。
Ｓ−ＦＥＴにあっては、保護ダイオードは第１ゲート電
極および第２ゲート電極のワイヤポンディングパッドの
近くに設けられているため、抵抗値が小さくなり、サー
ジ吸収率を高めることができるという効果が得られる。
（２）上記（１１により、本発明の保護ダイオード付デ
ュアルゲートＭＥＳ −ＦＥＴにあっては、大きなワイ
ヤポンディングパッドの一側を保護ダイオード形成のた
めに用いていることから、保護ダイオードの接合長さを
長くでき、耐サージ強度の向上が達成できるという効果
が得られる。
ュアルゲートＭＥＳ −ＦＥＴにあっては、大きなワイ
ヤポンディングパッドの一側を保護ダイオード形成のた
めに用いていることから、保護ダイオードの接合長さを
長くでき、耐サージ強度の向上が達成できるという効果
が得られる。
（３）上記（１）により、本発明の保護ダイオード付デ
ュアルゲートＭＥＳ −ＦＥＴにあっては、保護ダイオ
ード１３はチップの縁近傍にチップ縁に沿って設けられ
ているため、従来のようなチップの中央等の内部に保護
ダイオードを設ける構造に比較してチップサイズを小さ
くすることができるという効果が得られる。
ュアルゲートＭＥＳ −ＦＥＴにあっては、保護ダイオ
ード１３はチップの縁近傍にチップ縁に沿って設けられ
ているため、従来のようなチップの中央等の内部に保護
ダイオードを設ける構造に比較してチップサイズを小さ
くすることができるという効果が得られる。
（４）上記（１）〜（３）により、本発明によれば、小
型でかつ耐サージ強度の高いデュアルゲ−１−ＭＥＳ・
ＦＥＴを提供することができるという相乗効果が得られ
る。
型でかつ耐サージ強度の高いデュアルゲ−１−ＭＥＳ・
ＦＥＴを提供することができるという相乗効果が得られ
る。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、第５図に示さ
れるように、第１ゲート電極５とソース電極３との間に
ハックトウバックに保護ダイオード１３を組み込んでも
、前記実施例同様な効果が得られる。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。たとえば、第５図に示さ
れるように、第１ゲート電極５とソース電極３との間に
ハックトウバックに保護ダイオード１３を組み込んでも
、前記実施例同様な効果が得られる。
また、第２ゲート電極７とソース電極３とをそれぞれ独
立したｐ十型層１４に接続させるとともに、これら一対
のｐ十型層１４間にｎ十型層１１を介在させることによ
って、ｐｎ接合１５によるハックトウバンクに保護ダイ
オード１３を組み込んでも、前記実施例同様な効果が得
られる。
立したｐ十型層１４に接続させるとともに、これら一対
のｐ十型層１４間にｎ十型層１１を介在させることによ
って、ｐｎ接合１５によるハックトウバンクに保護ダイ
オード１３を組み込んでも、前記実施例同様な効果が得
られる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＵＨＦ帯用保護ダイ
オード付デュアルゲートＭＥＳ・ＦＥＴについて説明し
たが、それに限定されるものではなく、他の回路を組み
込んだＩＣなどに適用できる。
をその背景となった利用分野であるＵＨＦ帯用保護ダイ
オード付デュアルゲートＭＥＳ・ＦＥＴについて説明し
たが、それに限定されるものではなく、他の回路を組み
込んだＩＣなどに適用できる。
第１図は本発明の一実施例によるＧａＡｓデュアルゲー
トＭＥＳ −ＦＥＴの模式的平面図、第２図は同じ（Ｑ
ａＡｓデュアルゲートＭＥＳ・ＦＥＴの等両回略図、 第３図は同じ（第１ゲートとソースとの間に設けられる
保護ダイオードを示す断面図、第４図は同じく第２ゲー
トとソースとの間に設けられる保護ダイオードを示す断
面図、第５図は本発明の他の実施例による保護ダイオー
ドを示す断面図、 第６図は本発明の他の実施例による保護ダイオードを示
す断面図である。 １・・・ドレイン電極（Ｄ）、２・・・ワイヤボンディ
ングバンド、３・・・ソースＷ＋Ｅｉ（Ｓ）、４・・・
ワイヤポンディングパッド、５・・・第１ゲート電極（
Ｇｌ）、６・・・ワイヤボンディングバンド、７・・・
第２ゲート電極（］２）、８・・・ポンディングパッド
、９・・ ・ゲート、１Ｏ−ＧａＡｓ基板、１１・・・
ｎ生型層、１２・・・舌片、１３・・・保護ダイオード
、１第 １ 図 第 ２ ９ り 第 ３ 図 第 ５ 図 第 ４ 図 第 ６ 図
トＭＥＳ −ＦＥＴの模式的平面図、第２図は同じ（Ｑ
ａＡｓデュアルゲートＭＥＳ・ＦＥＴの等両回略図、 第３図は同じ（第１ゲートとソースとの間に設けられる
保護ダイオードを示す断面図、第４図は同じく第２ゲー
トとソースとの間に設けられる保護ダイオードを示す断
面図、第５図は本発明の他の実施例による保護ダイオー
ドを示す断面図、 第６図は本発明の他の実施例による保護ダイオードを示
す断面図である。 １・・・ドレイン電極（Ｄ）、２・・・ワイヤボンディ
ングバンド、３・・・ソースＷ＋Ｅｉ（Ｓ）、４・・・
ワイヤポンディングパッド、５・・・第１ゲート電極（
Ｇｌ）、６・・・ワイヤボンディングバンド、７・・・
第２ゲート電極（］２）、８・・・ポンディングパッド
、９・・ ・ゲート、１Ｏ−ＧａＡｓ基板、１１・・・
ｎ生型層、１２・・・舌片、１３・・・保護ダイオード
、１第 １ 図 第 ２ ９ り 第 ３ 図 第 ５ 図 第 ４ 図 第 ６ 図
Claims (1)
- １、半絶縁性ＧａＡｓ基板の主面に設けられたデュアル
ゲートＭＥＳ・ＦＥＴと、このデュアルゲートＭＥＳ・
ＦＥＴの第１ゲートおよび第２ゲートとソース電極間に
それぞれ保護ダイオードをモノリシックに組み込んでな
る砒化ガリウム半導体装置であって、前記保護ダイオー
ドは第１ゲートおよび第２ゲートのボンディングパッド
のチップ縁側にそれぞれ接合がチップ縁に沿うように設
けられていることを特徴とする砒化ガリウム半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23736885A JPS6298675A (ja) | 1985-10-25 | 1985-10-25 | 砒化ガリウム半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23736885A JPS6298675A (ja) | 1985-10-25 | 1985-10-25 | 砒化ガリウム半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6298675A true JPS6298675A (ja) | 1987-05-08 |
Family
ID=17014352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23736885A Pending JPS6298675A (ja) | 1985-10-25 | 1985-10-25 | 砒化ガリウム半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6298675A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5148249A (en) * | 1988-04-14 | 1992-09-15 | Kabushiki Kaisha Toshiba | Semiconductor protection device |
-
1985
- 1985-10-25 JP JP23736885A patent/JPS6298675A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5148249A (en) * | 1988-04-14 | 1992-09-15 | Kabushiki Kaisha Toshiba | Semiconductor protection device |
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