JPH01273346A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01273346A JPH01273346A JP63101933A JP10193388A JPH01273346A JP H01273346 A JPH01273346 A JP H01273346A JP 63101933 A JP63101933 A JP 63101933A JP 10193388 A JP10193388 A JP 10193388A JP H01273346 A JPH01273346 A JP H01273346A
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- 239000004065 semiconductor Substances 0.000 title claims description 27
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 230000003071 parasitic effect Effects 0.000 abstract description 27
- 230000003321 amplification Effects 0.000 abstract description 6
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 6
- 230000007423 decrease Effects 0.000 abstract description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003449 preventive effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
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- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はＣＭＯ３半導体装置に関する。
［従来技術］
ＣＭＯ３半導体装置は、例えば、第２図に示すように、
Ｎ−型基板１００にＰウェル１０１を設け、前記Ｎ−型
基板１００にソース（Ｐ′″）１０２とドレイン（Ｐ”
）１０３とゲート酸化膜１０４を介して形成されるゲー
ト、１０５とからなるｐＭ。
Ｎ−型基板１００にＰウェル１０１を設け、前記Ｎ−型
基板１００にソース（Ｐ′″）１０２とドレイン（Ｐ”
）１０３とゲート酸化膜１０４を介して形成されるゲー
ト、１０５とからなるｐＭ。
Ｓトランジスタ１０６と、Ｐウェル１０１内に形成され
るソース（Ｎ”）１０７とドレイン（Ｎ′″）１０８と
ゲート酸化膜１０９を介して形成されるゲート１１０と
からなるｎＭＯＳトランジスタ１１１で構成されるもの
が一般的である。このＣＭＯ８半導体装置では、例えば
、ｐＭＯＳトランジスタ１０６のソース１０２．Ｎ−型
基板１００゜Ｐウェルｌｏｔで形成される寄生ｐ−ｎ−
ｐバイポーラトランジスタδ１と、ｎＭＯＳトランジス
タ１１１のソース１０２．Ｐウェル１０１内部。
るソース（Ｎ”）１０７とドレイン（Ｎ′″）１０８と
ゲート酸化膜１０９を介して形成されるゲート１１０と
からなるｎＭＯＳトランジスタ１１１で構成されるもの
が一般的である。このＣＭＯ８半導体装置では、例えば
、ｐＭＯＳトランジスタ１０６のソース１０２．Ｎ−型
基板１００゜Ｐウェルｌｏｔで形成される寄生ｐ−ｎ−
ｐバイポーラトランジスタδ１と、ｎＭＯＳトランジス
タ１１１のソース１０２．Ｐウェル１０１内部。
Ｎ−型基板１００で形成される寄生ｎ−ｐ−ｎバイポー
ラトランジスタδ、がそれぞれ構成されてしまい、上記
二つの寄生バイポーラトランジスタδ１．δ２は破線で
示すようなサイリスタ１１２を構成していると考えられ
ている。
ラトランジスタδ、がそれぞれ構成されてしまい、上記
二つの寄生バイポーラトランジスタδ１．δ２は破線で
示すようなサイリスタ１１２を構成していると考えられ
ている。
［発明が解決しようとする＆ｌｌ！題］上記のＣＭＯ３
半導体装置では、例えば、電源より侵入する雑音電流等
がトリガとなって、上記寄生バイポーラトランジスタδ
１．δ２で構成されるサイリスタ１１２が動作し、電ｆ
ｉ（ｙｏＤ）端子と接地（Ｖ ｓｓ）端子が導通状態と
なるラッチアップ現象が生じやす（、サイリスタ１１２
が一度動作すると電源電圧■ＩＩＤを完全に零としてし
まわない限り電流が流れっばなしとなる。
半導体装置では、例えば、電源より侵入する雑音電流等
がトリガとなって、上記寄生バイポーラトランジスタδ
１．δ２で構成されるサイリスタ１１２が動作し、電ｆ
ｉ（ｙｏＤ）端子と接地（Ｖ ｓｓ）端子が導通状態と
なるラッチアップ現象が生じやす（、サイリスタ１１２
が一度動作すると電源電圧■ＩＩＤを完全に零としてし
まわない限り電流が流れっばなしとなる。
そのため、次に示すような種々の手段によってこのラン
チアップ現象の防止が試みられているが、いずれも、充
分な防止策とはなっていない。
チアップ現象の防止が試みられているが、いずれも、充
分な防止策とはなっていない。
まず第１の手段としては、第２図に示すように、上記の
寄生バイポーラトランジスタδ７．δ２のベース領域に
相当する実行ベース長す、、ｂ、を大きくすることであ
る。これによって、該寄生バイポーラトランジスタδ１
．δ□の性能となる増幅率（ｈｏ）が減少するため、サ
イリスタ１１２は機能し難くなるが、半導体チップがど
うしても大きくなるといった問題がある。
寄生バイポーラトランジスタδ７．δ２のベース領域に
相当する実行ベース長す、、ｂ、を大きくすることであ
る。これによって、該寄生バイポーラトランジスタδ１
．δ□の性能となる増幅率（ｈｏ）が減少するため、サ
イリスタ１１２は機能し難くなるが、半導体チップがど
うしても大きくなるといった問題がある。
第２の手段としては、寄生バイポーラトランジスタδ１
のベース濃度を上げることである。これは第３図に示す
ように、高濃度のＮ゛型基板１１３を用い、該基板１１
３に低濃度のエピタキシャル成長層（Ｎ”） １１４
を形成し、該エピタキシャル成長層１１４にｐＭＯｓＭ
ＯＳトランジスタ１０６Ｏ３）ランジスタ１１１を形成
することである。これによりて、寄生バイポーラトラン
ジスタδ１のベース濃度が上がるので、該寄生バイポー
ラトランジスタδ、の増幅率ｈＦＥが下がり、上記寄生
バイポーラトランジスタδ１が動作し難くなるが、まだ
充分なラッチアンプ現象の防止策とはなっていない。
のベース濃度を上げることである。これは第３図に示す
ように、高濃度のＮ゛型基板１１３を用い、該基板１１
３に低濃度のエピタキシャル成長層（Ｎ”） １１４
を形成し、該エピタキシャル成長層１１４にｐＭＯｓＭ
ＯＳトランジスタ１０６Ｏ３）ランジスタ１１１を形成
することである。これによりて、寄生バイポーラトラン
ジスタδ１のベース濃度が上がるので、該寄生バイポー
ラトランジスタδ、の増幅率ｈＦＥが下がり、上記寄生
バイポーラトランジスタδ１が動作し難くなるが、まだ
充分なラッチアンプ現象の防止策とはなっていない。
［課題を解決するための手段］
上記の課題を解決するために、本発明の半導体装置は、
高濃度基板上に低濃度のエピタキシャル成長層を形成し
、エピタキシャル成長層内にＣＭＯＳトランジスタを形
成してなる半導体装置であって、上記高濃度基板の裏面
に電極を設けると共に、エピタキシャル成長層の表面か
ら高濃度基板に達する高濃度層を、上記エピタキシャル
成長層内の９ＭＯｓトランジスタとｎＭＯＳトランジス
タとを区切る位置に設けたことを特徴とする。
高濃度基板上に低濃度のエピタキシャル成長層を形成し
、エピタキシャル成長層内にＣＭＯＳトランジスタを形
成してなる半導体装置であって、上記高濃度基板の裏面
に電極を設けると共に、エピタキシャル成長層の表面か
ら高濃度基板に達する高濃度層を、上記エピタキシャル
成長層内の９ＭＯｓトランジスタとｎＭＯＳトランジス
タとを区切る位置に設けたことを特徴とする。
［作用］
上記構成の半導体装置では、高濃度基板と咳高濃度基板
に達する高濃度層によって、該基板上に形成した低濃度
のエピタキシャル成長層の１）ＭＯＳトランジスタとｎ
ＭＯＳトランジスタ間に形成される寄生バイポーラトラ
ンジスタのベース濃度を上げることがでるので、該寄生
バイポーラトランジスタの増幅率が下がり動作し難くな
ると共に、上記高濃度基板に達する高濃度層をｐＭＯＳ
トランジスタとｎＭＯ３トランジスタとを区切るエピタ
キシャル成長層に形成することで、基板抵抗の極端に低
い高濃度基板と高濃度層とが寄生ｐ−ｎ−ｐ）ランジス
タのベースとなるため、９ＭＯｓトランジスタに大電流
が流れても、該ベースと９ＭＯｓトランジスタのソース
間との電位差が生じないようにすることができるので、
上記した寄生バイポーラトランジスタは殆ど動作しなく
なり、ランチアンプ現象が防止策が成されたＣＭＯ３半
導体装置が実現できる。さらに、高濃度基板が■３．と
なるので、該高濃度基板の裏面に設けたｔ橿をＶｌｌｌ
Ｄ電極とすることでＣＭＯ３半導体装置の大幅な小型化
が可能となる。。
に達する高濃度層によって、該基板上に形成した低濃度
のエピタキシャル成長層の１）ＭＯＳトランジスタとｎ
ＭＯＳトランジスタ間に形成される寄生バイポーラトラ
ンジスタのベース濃度を上げることがでるので、該寄生
バイポーラトランジスタの増幅率が下がり動作し難くな
ると共に、上記高濃度基板に達する高濃度層をｐＭＯＳ
トランジスタとｎＭＯ３トランジスタとを区切るエピタ
キシャル成長層に形成することで、基板抵抗の極端に低
い高濃度基板と高濃度層とが寄生ｐ−ｎ−ｐ）ランジス
タのベースとなるため、９ＭＯｓトランジスタに大電流
が流れても、該ベースと９ＭＯｓトランジスタのソース
間との電位差が生じないようにすることができるので、
上記した寄生バイポーラトランジスタは殆ど動作しなく
なり、ランチアンプ現象が防止策が成されたＣＭＯ３半
導体装置が実現できる。さらに、高濃度基板が■３．と
なるので、該高濃度基板の裏面に設けたｔ橿をＶｌｌｌ
Ｄ電極とすることでＣＭＯ３半導体装置の大幅な小型化
が可能となる。。
〔実施例］
以下、図面を参照して本発明の一実施例を説明する。
第１図は本発明の一実施例にかかる半導体装置の断面図
であり、ＣＭＯ３型半導体装置を示している０図におい
て、１は基板抵抗が百分の数Ω１程度の高濃度Ｎ゛型基
板であり、裏面にはアルミ等の電極２が形成されている
。また上方には内部抵抗が数Ω１程度で低濃度のエピタ
キシャル成長層（Ｎ−）３が形成されており、該エピタ
キシャル成長Ｎ３に、Ｐウェル４が形成されている。さ
らに、このエピタキシャル成長層３には、ソース（Ｐｏ
）５とドレイン（Ｐ”）６とゲート酸化膜７を介して形
成されるゲート８とからなるｐＭＯＳトランジスタ９が
形成されている。また、前記Ｐウェル４内には、ソース
（Ｎ”″）１０とドレイン（Ｎ”）１１とゲート酸化膜
１２を介して形成されるゲート１３とからなるｎＭＯＳ
トランジスタ１４が形成されており、上記ドレイン６．
１１が出力となるＣＭＯ３半導体装置が構成されている
。さらに、エピタキシャル成長層３の上記ｐＭＯ３）ラ
ンジスタ９とｎＭＯＳトランジスタ１４を区切る位置に
は、表面より上記高濃度基板１に達する高濃度層（Ｎ”
）１５が形成されている。
であり、ＣＭＯ３型半導体装置を示している０図におい
て、１は基板抵抗が百分の数Ω１程度の高濃度Ｎ゛型基
板であり、裏面にはアルミ等の電極２が形成されている
。また上方には内部抵抗が数Ω１程度で低濃度のエピタ
キシャル成長層（Ｎ−）３が形成されており、該エピタ
キシャル成長Ｎ３に、Ｐウェル４が形成されている。さ
らに、このエピタキシャル成長層３には、ソース（Ｐｏ
）５とドレイン（Ｐ”）６とゲート酸化膜７を介して形
成されるゲート８とからなるｐＭＯＳトランジスタ９が
形成されている。また、前記Ｐウェル４内には、ソース
（Ｎ”″）１０とドレイン（Ｎ”）１１とゲート酸化膜
１２を介して形成されるゲート１３とからなるｎＭＯＳ
トランジスタ１４が形成されており、上記ドレイン６．
１１が出力となるＣＭＯ３半導体装置が構成されている
。さらに、エピタキシャル成長層３の上記ｐＭＯ３）ラ
ンジスタ９とｎＭＯＳトランジスタ１４を区切る位置に
は、表面より上記高濃度基板１に達する高濃度層（Ｎ”
）１５が形成されている。
上記ＣＭＯ３半導体装置では、ｐＭＯ３Ｉ−ランジスタ
９とｎＭＯＳトランジスタ１４によって、寄生バイポー
ラトランジスタ（第２図参照）が形成されるが、高濃度
基板１に達っする高濃度層１５が、エピタキシャル成長
層２のｐＭＯＳトランジスタ９とｎＭＯＳトランジスタ
１４とを区切る位置に形成されているため、高濃度基板
１と該高濃度層１５によって寄生ｎ−ｐ−ｎトランジス
タベース濃度が充分高くなるので、形成される寄生バイ
ポーラトランジスタの増幅率ｈＦＥが大きく下げられ、
該寄生バイポーラトランジスタは殆ど動作しないものと
なる。また、上記高濃度基板ｌの基板抵抗と高濃度層１
り（Ｎ”）の抵抗は極端に低いため、たとえ寄生バイポ
ーラトランジスタに電流が流れ始めたとしても、電流は
抵抗の低い高濃度基板１と高濃度層１．５に流れるよう
になり、この寄生バイポーラトランジスタは動作しなく
なる。また、高濃度基板ｌと高濃度層１５がベース（Ｖ
、）となるので、該ベース（Ｖｏｅ）とｐＭ。
９とｎＭＯＳトランジスタ１４によって、寄生バイポー
ラトランジスタ（第２図参照）が形成されるが、高濃度
基板１に達っする高濃度層１５が、エピタキシャル成長
層２のｐＭＯＳトランジスタ９とｎＭＯＳトランジスタ
１４とを区切る位置に形成されているため、高濃度基板
１と該高濃度層１５によって寄生ｎ−ｐ−ｎトランジス
タベース濃度が充分高くなるので、形成される寄生バイ
ポーラトランジスタの増幅率ｈＦＥが大きく下げられ、
該寄生バイポーラトランジスタは殆ど動作しないものと
なる。また、上記高濃度基板ｌの基板抵抗と高濃度層１
り（Ｎ”）の抵抗は極端に低いため、たとえ寄生バイポ
ーラトランジスタに電流が流れ始めたとしても、電流は
抵抗の低い高濃度基板１と高濃度層１．５に流れるよう
になり、この寄生バイポーラトランジスタは動作しなく
なる。また、高濃度基板ｌと高濃度層１５がベース（Ｖ
、）となるので、該ベース（Ｖｏｅ）とｐＭ。
Ｓトランジスタ９のソース５間のバイアス電圧を大幅に
下げることが可能となり、従って、形成される寄生バイ
ポーラトランジスタの動作を防止できるラッチアップ現
象の対策がなされたＣＭＯＳ半導体装置が実現できる。
下げることが可能となり、従って、形成される寄生バイ
ポーラトランジスタの動作を防止できるラッチアップ現
象の対策がなされたＣＭＯＳ半導体装置が実現できる。
さらに、従来のＣＭＯ３半導体装置では、ｐＭＯＳトラ
ンジスタとｎＭＯＳトランジスタの組合せで回路が形成
されるため、各ｐＭＯ３）ランジスタの電源Ｖ□用の配
線と、各ｎＭＯＳトランジスタの接地ＶＳＳ用の配線と
は、それぞれを同一配線でつなぐようにチップ表面の広
い範囲に電極が形成されている。しかし、本発明のＣＭ
Ｏ３半導体装置では、上記高濃度層１５と高濃度の基板
１とがつながり抵抗も低いので、ｐＭＯｓトランジスタ
９の電ＢｖｌｌＤを基板１の裏面に形成した電極２から
とることができるようになる。従って、この電極２が各
ｐＭＯｓ）ランジスタの電源Ｖｌｌｌｌ用の電極にでき
るので、チップ表面に該電源ＶＩＩＤ用の電極を形成す
る必要がなくなり、第２図に示す従来のＣＭＯ３半導体
装置と比較すると、チップ面積が約半分にできるといっ
た極めて大幅な小型化が図れるようになる。さらに、Ｃ
ＭＯ３半導体装置はピン数が多い（例えば２４ピン）た
め、ｐＭＯＳトランジスタの電源Ｖｌｌｌ＋を裏面電極
２とすることで、パッドを一本削減できるので、ワイヤ
ボンディングの回数が削減できる。
ンジスタとｎＭＯＳトランジスタの組合せで回路が形成
されるため、各ｐＭＯ３）ランジスタの電源Ｖ□用の配
線と、各ｎＭＯＳトランジスタの接地ＶＳＳ用の配線と
は、それぞれを同一配線でつなぐようにチップ表面の広
い範囲に電極が形成されている。しかし、本発明のＣＭ
Ｏ３半導体装置では、上記高濃度層１５と高濃度の基板
１とがつながり抵抗も低いので、ｐＭＯｓトランジスタ
９の電ＢｖｌｌＤを基板１の裏面に形成した電極２から
とることができるようになる。従って、この電極２が各
ｐＭＯｓ）ランジスタの電源Ｖｌｌｌｌ用の電極にでき
るので、チップ表面に該電源ＶＩＩＤ用の電極を形成す
る必要がなくなり、第２図に示す従来のＣＭＯ３半導体
装置と比較すると、チップ面積が約半分にできるといっ
た極めて大幅な小型化が図れるようになる。さらに、Ｃ
ＭＯ３半導体装置はピン数が多い（例えば２４ピン）た
め、ｐＭＯＳトランジスタの電源Ｖｌｌｌ＋を裏面電極
２とすることで、パッドを一本削減できるので、ワイヤ
ボンディングの回数が削減できる。
尚、ｐＭＯ３ｌ−ランジスタのソース５と高濃度層１５
の短絡部１６には、その部分にだけアルミ等の電極を形
成すればよく、チップ自体の大きさには影響ない、また
、高濃度の基板１はＮ゛基板使用したが、Ｐゝ基板を使
用したＣＭＯ３半導体装置とすることも勿論可能である
。
の短絡部１６には、その部分にだけアルミ等の電極を形
成すればよく、チップ自体の大きさには影響ない、また
、高濃度の基板１はＮ゛基板使用したが、Ｐゝ基板を使
用したＣＭＯ３半導体装置とすることも勿論可能である
。
［発明の効果］
本発明のＣＭＯ３半導体装置では、ｐＭＯＳトランジス
タとｎＭＯ５）ランジスタ間に形成される寄生バイポー
ラトランジスタによって生じるランチアンプ現象の防止
策がなされたＣＭＯ３半導体装置となる。さらに、高濃
度基板の裏面に設けた電極をベース電極としたＣＭＯ３
半導体装置となるので、チップの大幅な小型化を実現で
きるといった極めて有効な効果を奏する。
タとｎＭＯ５）ランジスタ間に形成される寄生バイポー
ラトランジスタによって生じるランチアンプ現象の防止
策がなされたＣＭＯ３半導体装置となる。さらに、高濃
度基板の裏面に設けた電極をベース電極としたＣＭＯ３
半導体装置となるので、チップの大幅な小型化を実現で
きるといった極めて有効な効果を奏する。
第１図は本発明の一実施例にかかる半導体装置の断面図
、第２図、第３図はいずれも従来の半導体装置を示す断
面図である。 １・・・高濃度基板、 ２・・・電極、 ３・・・エピタキシャル成長層、 ９・・・９ＭＯ５）ランジスタ、 １４・・・ｎＭＯ５）ランジスタ、 １５・・・高濃度層。 第１図 第２図 第３図
、第２図、第３図はいずれも従来の半導体装置を示す断
面図である。 １・・・高濃度基板、 ２・・・電極、 ３・・・エピタキシャル成長層、 ９・・・９ＭＯ５）ランジスタ、 １４・・・ｎＭＯ５）ランジスタ、 １５・・・高濃度層。 第１図 第２図 第３図
Claims (1)
- （１）高濃度基板上に低濃度のエピタキシャル成長層を
形成し、エピタキシャル成長層内にＣＭＯＳトランジス
タを形成してなる半導体装置であって、上記高濃度基板
の裏面に電極を設けると共に、エピタキシャル成長層の
表面から高濃度基板に達する高濃度層を、上記エピタキ
シャル成長層内のｐＭＯＳトランジスタとｎＭＯＳトラ
ンジスタとを区切る位置に設けてなる半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63101933A JPH01273346A (ja) | 1988-04-25 | 1988-04-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63101933A JPH01273346A (ja) | 1988-04-25 | 1988-04-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01273346A true JPH01273346A (ja) | 1989-11-01 |
Family
ID=14313715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63101933A Pending JPH01273346A (ja) | 1988-04-25 | 1988-04-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01273346A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009516361A (ja) * | 2005-10-14 | 2009-04-16 | シリコン・スペース・テクノロジー・コーポレイション | 耐放射線性のあるアイソレーション構造及びその製造方法 |
| US8093145B2 (en) | 2004-02-17 | 2012-01-10 | Silicon Space Technology Corp. | Methods for operating and fabricating a semiconductor device having a buried guard ring structure |
| US10038058B2 (en) | 2016-05-07 | 2018-07-31 | Silicon Space Technology Corporation | FinFET device structure and method for forming same |
-
1988
- 1988-04-25 JP JP63101933A patent/JPH01273346A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8093145B2 (en) | 2004-02-17 | 2012-01-10 | Silicon Space Technology Corp. | Methods for operating and fabricating a semiconductor device having a buried guard ring structure |
| US8497195B2 (en) | 2004-02-17 | 2013-07-30 | Silicon Space Technology Corporation | Method for radiation hardening a semiconductor device |
| US8729640B2 (en) | 2004-02-17 | 2014-05-20 | Silicon Space Technology Corporation | Method and structure for radiation hardening a semiconductor device |
| JP2009516361A (ja) * | 2005-10-14 | 2009-04-16 | シリコン・スペース・テクノロジー・コーポレイション | 耐放射線性のあるアイソレーション構造及びその製造方法 |
| US8252642B2 (en) | 2005-10-14 | 2012-08-28 | Silicon Space Technology Corp. | Fabrication methods for radiation hardened isolation structures |
| US8278719B2 (en) | 2005-10-14 | 2012-10-02 | Silicon Space Technology Corp. | Radiation hardened isolation structures and fabrication methods |
| US10038058B2 (en) | 2016-05-07 | 2018-07-31 | Silicon Space Technology Corporation | FinFET device structure and method for forming same |
| US10615260B1 (en) | 2016-05-07 | 2020-04-07 | Silicon Space Technology Corporation | Method for forming FinFET device structure |
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