JPS63100552A - メモリアクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はメモリアクセス制御方式、特に複数個の要求装
置からインターレース動作を指定してアクセス可能な記
憶装置におけるメモリアクセス制御方式に関する。

（従来の技術） 従来のこの種のメモリアクセス制御方式は、複数個のメ
モリバンクのいずれかが動作中にはサイクルビジー信号
を発生するビジー制御回路と、要求装置からのメモリリ
クエストに応答し上記のサイクルビジー信号に基づきア
クセプト信号を返送するリクエスト受付制御回路とを備
え、いずれのメモリバンクも動作中でないときにのみ、
アクセプト信号を返すようにしている。

（発明が解決しようとする問題点） このような従来方式においては、インターレース時にお
けるサイクリビジー信号は、ノンインターレース時にお
けるものよシ長くなシ、アクセプト信号はサイクルビジ
ー信号に基づいて返送するようにしているため、インタ
ーレース動作の開始メモリバンクと同一のメモリバンク
に対するメモリリクエストが入力しても、開始メモリパ
ンクの動作は終了しているので受付は可能な筈であるに
も拘わらず、アクセプト信号が返送されるのは１〜数ク
ロツクサイクル後となシ、それだけ記憶装置の性能が損
なわれるこになるという問題点がある。

（問題点を解決するための手段） 本発明の方式は、インターレース動作が可能な複数個の
メモリバンクに対するメモリアクセス制御方式において
、 要求装置からメモリリクエストに応答してアクセット信
号を返送するための制御を行うリクエスト受付制御回路
と、 メモリバンクのいずれかが動作中にはサイクルビジー信
号を発生するビジー制御回路と、メモリリクエストと共
に入力するバンクアドレスｔ−１メモリサイクルだけ遅
延させて出力する開始バンクアドレス回路と、 開始バンクアドレス回路の出力と上記のように１メモリ
サイクル後に入力するメモリリクエストのバンクアドレ
スとを比較するバンク比較回路と、この比較の結果が一
致であるときにはサイクルビジー信号が発生していても
これを抑止したビジー信号を生成するビジー信号生成回
路。

と金設け、上記リクエスト受付制御回路はビジー信号に
基づきアクセプト信号を返却するようにしたことを特徴
とする。

（実施例） 次に本発明の実施例について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。

篤１図を参照すると、本実施例はリフスト受付制御回路
ｌ、ビジー制御回路２、開始バンクアドレス回路３、バ
ンク比較回路４、論理和回路、アドレス制御回路６．２
つのタイミング回路７，８および２つのメモリバンク９
，１０から構成され、２ウエイのインターレース動作が
可能な記憶装置である。

本記憶装置は、演算処理製雪、入出力処理装置等の要求
装置と共通バス接続され（図示省略）、これら要求装置
からメモリリクエスト（以下リクエストと記す）１１が
バンクアドレス１４と共に入力すると、リクエスト受付
制御回路１はビジー信号１８に基づいてアクセット信号
１３を要求装置に返送する。アクセプト信号１３を受取
ることによって本記憶装置へのアクセスが許可され九こ
と管知った要求装置はアドレス信号２７やコマンド１２
およびデータ（書込動作時のみ。図示省略）を本記憶装
置に出力して、コマンド１２で指定されたアクセス動作
を行うことになる。

ビジー制御回路２は、リクエスト受付制御回路ｌがコマ
ンド１２に基づいて出力するモード信号によシ、メモリ
バンク９と１０のいずれか一つでも動作中であれば論理
＠０”となるサイクルビジー信号１７と、サイクル信号
２１とを発生する。

開始バンクアドレス回路３は、アドレス信号２７のうち
の最下位ビットの１クロツクサイクル前の信号であるバ
ンクアドレス１４ｉサイクル信号２１に応答して、コマ
ンド１２で定まる（ｌメモリサイクル−１クロツクサイ
クル）だけ遅延させた遅延バンクアドレス１９′に出力
する。

バンク比較回路４は、リクエスト受付制御回路１がコマ
ンド１２に基づいて出力するタイミング信号（メモリサ
イクル内の最終クロックサイクルに当る）１６によシ遅
延バンクアドレス１９と開始バンクアドレス１４とを比
較し、一致すれば論理”１″″の一致信号２０を出力す
る。論理和回路５はサイクルビジー信号１７と一致信号
２０の論理和をとってビジー信号１８を生成する。

アドレス制御回路６は、アドレス信号２７内の最下位ビ
ットが論理＠０”か＠１”かに応じて、最下位ビットの
直上ビットをそれぞれメモリバンク９（２３で示す）か
１０（２４で示す）に供給する。なお、アドレス信号２
７の内の他Ｏビット２２はメモリバンク９とｌＯに共通
して供給される。

タイミング発生回路７と８はそれぞれメモリバンク９と
１０に対応し、ダイナミックＭＯＳメモリで構成される
メモリバ／り９および１０のメモリ動作に必要ないっさ
いの信号群２５と２６、たとえばロウアドレス（ＲＡＳ
）やカラムアドレス（ＣＡＳ）’ｉモード信号１５とア
ドレス信号２７の最下位ビットとに基づいて発生する。

次に、第２図に示すタイミングチャートに基づき本実施
例の動作を説明する。第２図はインターレース動作時の
ものである。

先ず、要求装置はリフニス）１１とバンクアドレス１４
を記憶装置に出力して記憶装置の使用要求を行う（第２
図のタイミングＴＩ　）、リクエスト１１はリクエスト
受付制御回路ｌに入力し、この時のビジー信号１８が論
理＠１′″（高レベル）か論理＠０”（低レベル）かに
応じて、リクエスト受付制御回路ｌが要求装置にアクセ
プト信号１３を返送したり、しなかったりする。

ビジー信号１８は、前回のメモリサイクルにおけるサイ
クルビジー信号１７と一致信号２０との論理和によって
定まる。さらに、サイクルビジー信号１７は前回のメモ
リサイクルにおけるメモリバンク９と１０の各使用状態
を示すバンクタイミング２５′と２６′が論理＠１”（
使用中を示す）のときに論理＠０”となシ、一致信号２
０はタイミングＴ１で入力したバンクアドレス１４（Ａ
とする）と前回のメモリサイクルにおける遅延バンクア
ドレス１９（Ｗとする）とが一致するとき論理＠１″と
なる。第２図の例ではタイミングＴ１において一致信号
２０は論理１０＠であるが、サイクルビジー信号１７が
論理＠１″″のため、ビジー信号１８は論理１１″″と
なり、この結果、アクセプト信号１３が返送されること
になる。

アクセプト信号１３を受取った要求装置はコマンド１２
とアドレス信号２７とを記憶装置に出力する。コマンド
（本例ではインターレース動作を指定）１２は３）クエ
スト受付制御回路ｌに入力し、リクエスト受付制御回路
ＩＦｉこれを解続してモード信号１５を出力する。モー
ド信号１５は、メモリバンク９，１００単独（ノンイン
ターレース）動作やインターレース動作の指定の他、メ
モリバンクがダイナミックＭＯＳメモリで構成されると
きのニブルモード、ベージモード、スタティックカラム
モード等の動作を指定できる。

ビジー制御回路２はモード信号１５に応じて長さが定ま
るサイクルビジー信号１７とサイクル信号２１とを発生
する。サイクル信号２１は開始バンクアドレス回路３に
入力し、先にタイミングＴｌで開始バンクアドレス回路
３に入力しているバンクアドレス１４を、このときの１
メモリサイクル（５クロツクサイクル）だけ遅延させた
遅延バンクアドレス１９（Ａである）を出力する（タイ
ミングＴｓ）。

遅延バンクアドレス１９は、リクエスト受付制御回路１
がこのときのメモリサイクルに合せて出力するタイミン
グ信号１６に応答してタイミングＴ・においてバンクア
ドレス１４とバンク比軟回路４で比軟される。このとき
のバンクアドレス１４が、第２図に示すように人であれ
ば一致信号２０が論理＠１′ｍとなる。

一方、モード信号１５とアドレス信号２７の最下位ビッ
トはタイミング発生回路２５および２６に入力し、タイ
ミング発生回路７，８は前述のような信号群２５，２６
ｉ発生する。これらの信号群２５，２６のうちのバンク
タイミング２５’、２６’は、モード信号１５がメモリ
バンク９と１０のインターレース動作を指定しているた
め、第２図に示すように１クロツクサイクルだけ位相が
ずれたものになる。この結果、サイクルビジー信号１７
は、ノンインターレース動作時にはタイミングＴ２−Ｔ
６の間が論理＠０”であるのに対し、タイミングＴｚ〜
Ｔ６の間で論理＠Ｏ”となる。

しかし、一致信号２０が、前述のように論理”１”とな
っているので、論理和回路５においてサイクルビジー信
号１７の論理＠０”期間が１クロツクサイクルだけ短縮
化され、この結果、ビジー信号１８はノンインターレー
ス時と同様にタイミングＴ２〜Ｔ６の間が論理″″０”
となり、従って７クセブト信号１３の返送も１クロツク
サイクルだけ早まることになる。

（発明の効果） 本発明によれは、以上に詳述したように、メモリバンク
の使用状態を示すバンクタイミングから定まるサイクル
ビジー信号を、バンクアドレスト前回のバンクアドレス
との比較結果によって抑止したビジー信号を生成し、こ
のビジー信号に基づいてアクセプト信号を返送するよう
な構成を採用することによ）、インターレース時に２け
るアクセプト信号の返送を１１数クロツクサイクルだけ
早期化できるようになるため、メモリのスループットを
向上させるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示し、第２図は本実施例の
タイミングチャートを示す。

Claims (1)

1. 【特許請求の範囲】 インターレース動作が可能な複数個のメモリバンクに対
   するメモリアクセス制御方式において、要求装置からの
   メモリリクエストに応答してアクセスプト信号を返送す
   るための制御を行うリクエスト受付制御回路と、 前記メモリバンクのいずれかが動作中にはサイクルビジ
   ー信号を発生するビジー制御回路と、前記メモリリクエ
   ストと共に入力するバンクアドレスを１メモリサイクル
   だけ遅延させて出力する開始バンクアドレス回路と、 該開始バンクアドレス回路の出力と前記１メモリサイク
   ル後に前記入力するメモリリクエストのバンクアドレス
   とを比較回路と、 該比較の結果が一致であるときには前記サイクルビジー
   信号が発生していてもこれを抑止したビジー信号を生成
   するビジー信号生成回路、 とを設け、前記リクエスト受付制御回路は該ビジー信号
   に基づき前記アクセプト信号を返却するようにしたこと
   を特徴とするメモリアクセス制御方式。