JPH03255553A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH03255553A JPH03255553A JP5405690A JP5405690A JPH03255553A JP H03255553 A JPH03255553 A JP H03255553A JP 5405690 A JP5405690 A JP 5405690A JP 5405690 A JP5405690 A JP 5405690A JP H03255553 A JPH03255553 A JP H03255553A
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- JP
- Japan
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- request
- read
- bank
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- signal
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- Granted
Links
- 230000004044 response Effects 0.000 claims description 2
- 230000007257 malfunction Effects 0.000 abstract description 3
- 239000011159 matrix material Substances 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は記憶装置、特に、システム制御装置と記憶装置
とのリクエスト制御に関し、ことにシステム制御装置か
らのＮバイ１回転転送（ＮＸＭと略す）Ｌインターリー
ブ動作のビジー制御に関する。
とのリクエスト制御に関し、ことにシステム制御装置か
らのＮバイ１回転転送（ＮＸＭと略す）Ｌインターリー
ブ動作のビジー制御に関する。
従来この種の記憶装置は、書込動作の時、Ｎバイトのデ
ータがシステム制御装置から時系列でＭ回送られて来る
し、読出動作の時、Ｎバイトのデータをシステム制御装
置に時系列でＭ回送るため、ＮｘＭ書込／読出動作の異
なるバンクのサイクルタイムはＭクロックタイム（Ｍ”
と略す）となっていた。
ータがシステム制御装置から時系列でＭ回送られて来る
し、読出動作の時、Ｎバイトのデータをシステム制御装
置に時系列でＭ回送るため、ＮｘＭ書込／読出動作の異
なるバンクのサイクルタイムはＭクロックタイム（Ｍ”
と略す）となっていた。
上述した従来の記憶装置は、ＮＸＭ書込又は読出動作の
異なるバンクの、次リクエストの受付可能時間がＭＴと
固定になっているので、ＮＸＭ書込動作後のＮＸＭ読出
動作、あるいはＮＸＭ読出動作後のＮＸＭ書込動作の場
合、次のリクエストがＭＴ以下で受付けされないと言う
欠点がある。
異なるバンクの、次リクエストの受付可能時間がＭＴと
固定になっているので、ＮＸＭ書込動作後のＮＸＭ読出
動作、あるいはＮＸＭ読出動作後のＮＸＭ書込動作の場
合、次のリクエストがＭＴ以下で受付けされないと言う
欠点がある。
本発明の記憶装置は、システム制御装置からの書込／読
出のリクエスト要求に対してブロック転送（Ｍ回とする
）のインターリーブ動作を行う記憶装置に於いて、書込
動作要求信号とバンク毎に論理積をとる手段と、読出動
作要求信号とバンク毎に論理積をとる手段を有し、これ
ら論理積信号を入力して、リクエストの次のクロック（
Ｔと略す）から（Ｍ−１）Ｔ間ビジーとする信号を発生
するレジスタをそれぞれ有し、本ビジー信号と本ビジー
信号の人力である前記論理積信号を除く他の論理積信号
の論理和との論理積をとる手段とを含んで構成される。
出のリクエスト要求に対してブロック転送（Ｍ回とする
）のインターリーブ動作を行う記憶装置に於いて、書込
動作要求信号とバンク毎に論理積をとる手段と、読出動
作要求信号とバンク毎に論理積をとる手段を有し、これ
ら論理積信号を入力して、リクエストの次のクロック（
Ｔと略す）から（Ｍ−１）Ｔ間ビジーとする信号を発生
するレジスタをそれぞれ有し、本ビジー信号と本ビジー
信号の人力である前記論理積信号を除く他の論理積信号
の論理和との論理積をとる手段とを含んで構成される。
次に本発明の実施例を図面を参照して説明する。
本実施例は、Ｎバイト２回転送２インターリーブの場合
である。
である。
第１図及び第２図において、システム制御装置からリク
エスト１３、コマンド１４及びアドレス１２が転送され
てくると主制御回路４でパークを識別し、バンクリフニ
ス）１９Ａ又は１９Ｂを発生する。
エスト１３、コマンド１４及びアドレス１２が転送され
てくると主制御回路４でパークを識別し、バンクリフニ
ス）１９Ａ又は１９Ｂを発生する。
読出動作の場合、メモリマ） ＩＪフックス路９Ａ又は
９Ｂのアドレスがアドレス制御回路３．７Ａ又は７Ｂ経
由で指定され、同時にバンクリクエスト１９Ａ又は１９
Ｂによってタイミング制御回路８Ａ又は８Ｂが起動され
、タイミング信号２３Ａ又は２３Ｂがメモリマトリック
ス回路９Ａ又は９Ｂへ送られると、本回路９Ａ又は９Ｂ
から読出データ２ＬＡ又は２１Ｂが読出され、読出デー
タ制御回路６Ａ又は６Ｂ１２を経由してシステム制御装
置へ送られる。
９Ｂのアドレスがアドレス制御回路３．７Ａ又は７Ｂ経
由で指定され、同時にバンクリクエスト１９Ａ又は１９
Ｂによってタイミング制御回路８Ａ又は８Ｂが起動され
、タイミング信号２３Ａ又は２３Ｂがメモリマトリック
ス回路９Ａ又は９Ｂへ送られると、本回路９Ａ又は９Ｂ
から読出データ２ＬＡ又は２１Ｂが読出され、読出デー
タ制御回路６Ａ又は６Ｂ１２を経由してシステム制御装
置へ送られる。
この時、Ｎバイトのデータ１１が時系列に２回、システ
ム制御装置へ送られる。また、書込動作の場合、同様の
制御によってシステム制御装置から時系列に２回送られ
てきたＮバイト単位のデータ１０が書込データ制御回路
１．５Ａ又は５Ｂを経由して、時系列にメモリマトリッ
クス回路９Ａ又は９Ｂに書込まれる。
ム制御装置へ送られる。また、書込動作の場合、同様の
制御によってシステム制御装置から時系列に２回送られ
てきたＮバイト単位のデータ１０が書込データ制御回路
１．５Ａ又は５Ｂを経由して、時系列にメモリマトリッ
クス回路９Ａ又は９Ｂに書込まれる。
第２図は主制御回路４内のビジー制御回路で、特に異な
るバンク間のサイクルタイムを制御している部分のみを
図示している。
るバンク間のサイクルタイムを制御している部分のみを
図示している。
第３図は第２図の動作を表すタイミングチャートを示す
。例えば、第３図の■の様に最初のリクエスト１３がバ
ンク０の書込コマンドで、次クロックサイクルのリクエ
スト１３がバンク１の書込コマンドの場合、毎クロック
２回時系列にＮバイト単位のデータが送られてきるため
、前のリクエストの２回目のデータと、後続のリクエス
トの１回目のデータが重なってしまうので、誤動作とな
る。
。例えば、第３図の■の様に最初のリクエスト１３がバ
ンク０の書込コマンドで、次クロックサイクルのリクエ
スト１３がバンク１の書込コマンドの場合、毎クロック
２回時系列にＮバイト単位のデータが送られてきるため
、前のリクエストの２回目のデータと、後続のリクエス
トの１回目のデータが重なってしまうので、誤動作とな
る。
よって、ビジーエラー信号４ＣＯが論理“１″として、
この様なシーケンス動作を禁止している。
この様なシーケンス動作を禁止している。
したがって、第３図の■の様に最初のリクエスト１３が
バンク０の書込コマンドで２クロツク目のリクエスト１
３がバンク１の書込コマンドの場合は、ビジーエラー信
号４ＣＯは論理“０”となり、動作を続行する。
バンク０の書込コマンドで２クロツク目のリクエスト１
３がバンク１の書込コマンドの場合は、ビジーエラー信
号４ＣＯは論理“０”となり、動作を続行する。
また、第４図の様に最初のリクエスト１３がバンク０の
書込コマンドで次クロックサイクルのリクエスト１３が
バンク１の読出コマンドの場合、毎クロック２回時系列
の書込データと後続のリクエストによる毎クロック２回
時系列の読出データは、全く独立であるため重なること
はなく、誤動作しない。
書込コマンドで次クロックサイクルのリクエスト１３が
バンク１の読出コマンドの場合、毎クロック２回時系列
の書込データと後続のリクエストによる毎クロック２回
時系列の読出データは、全く独立であるため重なること
はなく、誤動作しない。
よってビジーエラー信号４ＣＯ〜４Ｃ３はｌｏｇｉｃａ
ｌ“０”となり、動作を続行する。
ｌ“０”となり、動作を続行する。
さて、本実施例では、前のリクエストがバンクＯの書込
コマンドで、後続のリクエストがバンク１の書込コマン
ドの場合（Ａケースと略す）と、前のリクエストがバン
ク０の書込コマンドで、後続のリクエストがバンク１の
読出コマンドの場合（Ｂケースと略す）を説明している
が、前のリクエストがバンク１の書込コマンドで後続の
リクエストがバンクＯの書込コマンドの場合と、前後が
読出ファントの場合はＡケース、また前のリクエストカ
バンク１の書込コマンドで後続のリクエストがバンク０
の読出コマンドの場合と、前後の読出コマンドのと書込
コマンドが逆の場合はＢケースであることは明らかであ
る。
コマンドで、後続のリクエストがバンク１の書込コマン
ドの場合（Ａケースと略す）と、前のリクエストがバン
ク０の書込コマンドで、後続のリクエストがバンク１の
読出コマンドの場合（Ｂケースと略す）を説明している
が、前のリクエストがバンク１の書込コマンドで後続の
リクエストがバンクＯの書込コマンドの場合と、前後が
読出ファントの場合はＡケース、また前のリクエストカ
バンク１の書込コマンドで後続のリクエストがバンク０
の読出コマンドの場合と、前後の読出コマンドのと書込
コマンドが逆の場合はＢケースであることは明らかであ
る。
以上説明したように本発明はブロック転送のインターリ
ーブ動作を行う記憶装置に於いて、前のリクエストと後
続の異なるバンクのリクエストが書込命令か読出命令か
を識別することにより、書込命令と読出命令又は読出命
令と書込命令の組合せの場合にサイクルタイムを速くす
ることができる効果がある。
ーブ動作を行う記憶装置に於いて、前のリクエストと後
続の異なるバンクのリクエストが書込命令か読出命令か
を識別することにより、書込命令と読出命令又は読出命
令と書込命令の組合せの場合にサイクルタイムを速くす
ることができる効果がある。
４０１・・・・・・デコーダ、４２０〜４２３・・・・
・・レジスタ。
・・レジスタ。
Claims (1)
- システム制御装置からの書込／読出のリクエスト要求に
対して、ブロック転送のインターリーブ動作を行う記憶
装置に於いて、前のリクエストと後続の異なるバンクの
リクエストが書込命令か読出命令かを識別して、ビジー
制御をする手段を含むことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05405690A JP3202215B2 (ja) | 1990-03-05 | 1990-03-05 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05405690A JP3202215B2 (ja) | 1990-03-05 | 1990-03-05 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03255553A true JPH03255553A (ja) | 1991-11-14 |
| JP3202215B2 JP3202215B2 (ja) | 2001-08-27 |
Family
ID=12959959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05405690A Expired - Lifetime JP3202215B2 (ja) | 1990-03-05 | 1990-03-05 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3202215B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63100552A (ja) * | 1986-10-17 | 1988-05-02 | Nec Corp | メモリアクセス制御方式 |
-
1990
- 1990-03-05 JP JP05405690A patent/JP3202215B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63100552A (ja) * | 1986-10-17 | 1988-05-02 | Nec Corp | メモリアクセス制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3202215B2 (ja) | 2001-08-27 |
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Legal Events
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