JPS63100844A - ル−プ伝送方式におけるビツト同期装置 - Google Patents
ル−プ伝送方式におけるビツト同期装置Info
- Publication number
- JPS63100844A JPS63100844A JP61244199A JP24419986A JPS63100844A JP S63100844 A JPS63100844 A JP S63100844A JP 61244199 A JP61244199 A JP 61244199A JP 24419986 A JP24419986 A JP 24419986A JP S63100844 A JPS63100844 A JP S63100844A
- Authority
- JP
- Japan
- Prior art keywords
- transmission
- clock signal
- station
- data
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Small-Scale Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ディジタル伝送方式特にマスタ局のないＮ
対Ｎループ伝送方式におけるビット同期装置に関するも
のである。
対Ｎループ伝送方式におけるビット同期装置に関するも
のである。
第５図は例えばＮ対Ｎループ伝送方式における各伝送局
の接続状態を示す図である。図において、（３１）〜（
３つは各伝送局であり、伝送路（３０）によってループ
状に接続されている。なお、情報は矢印で示す方向に流
れる。
の接続状態を示す図である。図において、（３１）〜（
３つは各伝送局であり、伝送路（３０）によってループ
状に接続されている。なお、情報は矢印で示す方向に流
れる。
第６図は各伝送局（３／）〜（ハ）中にそれぞれ設けら
れた、従来のビット同期装置のブロック図である。図に
おいて、（１）はメモリ回路であり、上流の伝送局例え
ば伝送局（３／）から送られて来た情報（ｌｌ）を後述
する同期クロック信号（１２）でサンプルしかつ出力情
報（／７）を下流の伝送局例えば伝送局（ｊ３）へ転送
する。（、りは同期クロック発生回路であり、情報（／
／）からサンプル用の同期クロック信号（１２）を発生
する。
れた、従来のビット同期装置のブロック図である。図に
おいて、（１）はメモリ回路であり、上流の伝送局例え
ば伝送局（３／）から送られて来た情報（ｌｌ）を後述
する同期クロック信号（１２）でサンプルしかつ出力情
報（／７）を下流の伝送局例えば伝送局（ｊ３）へ転送
する。（、りは同期クロック発生回路であり、情報（／
／）からサンプル用の同期クロック信号（１２）を発生
する。
第７図は従来装置で扱われるデータフレームフォーマッ
ト図であって、（コ／）は同期フラグ、（２２）はデー
タフレーム、（ｘ、ｙ）はエンドフラグである。そして
第５図は従来装置の動作説明用タイミングチャート図で
ある。
ト図であって、（コ／）は同期フラグ、（２２）はデー
タフレーム、（ｘ、ｙ）はエンドフラグである。そして
第５図は従来装置の動作説明用タイミングチャート図で
ある。
従来のピット同期装置は上記のように構成され、上流の
伝送局（３１）から情報（／／）が同期クロック発生回
路（＝）に入力されると、第５図（Ｂ）に示されている
ように同期クロック信号すなわちクロックパルス（／２
）が発生される。しかしながら、第５図（Ａ）に示され
るｌデータフレーム（２２）の最初の数ビットｆａｔ
、 ｆｂｌ 、 ｆｃ） 、 （ｄ）が入力される間は
、上流の伝送局（３／）からの情報（／／）と同期クロ
ック信号（１２）とはクロック発生回路（２）の安定化
のための動作遅れのせいで同期しないのでメモリ回路（
１）のデータが定まらなく、その出力情報（１７）も第
５図（Ｃ）のように不定となる。ところが、次の数ピッ
Ｎｅｔ 、 Ｉｆ’ｌ 、 （鱒では、情報（Ｘｌ）と
同期クロック信号（ｌコ）との同期がとれるので、デー
タを正しく得ることができる。
伝送局（３１）から情報（／／）が同期クロック発生回
路（＝）に入力されると、第５図（Ｂ）に示されている
ように同期クロック信号すなわちクロックパルス（／２
）が発生される。しかしながら、第５図（Ａ）に示され
るｌデータフレーム（２２）の最初の数ビットｆａｔ
、 ｆｂｌ 、 ｆｃ） 、 （ｄ）が入力される間は
、上流の伝送局（３／）からの情報（／／）と同期クロ
ック信号（１２）とはクロック発生回路（２）の安定化
のための動作遅れのせいで同期しないのでメモリ回路（
１）のデータが定まらなく、その出力情報（１７）も第
５図（Ｃ）のように不定となる。ところが、次の数ピッ
Ｎｅｔ 、 Ｉｆ’ｌ 、 （鱒では、情報（Ｘｌ）と
同期クロック信号（ｌコ）との同期がとれるので、デー
タを正しく得ることができる。
上記のような従来のピット同期装置では、第５図に示し
たように、マスタ局のないＮ対Ｎ通信において、送信を
行う伝送局が変る毎に、それに応じてこの送信情報に各
伝送局の同期クロック発生回路は同期しなければならず
、そのために第７図に示した同期フラグ（Ｘｌ）が必要
となり、このために伝送効率が低下するという問題点が
あった。
たように、マスタ局のないＮ対Ｎ通信において、送信を
行う伝送局が変る毎に、それに応じてこの送信情報に各
伝送局の同期クロック発生回路は同期しなければならず
、そのために第７図に示した同期フラグ（Ｘｌ）が必要
となり、このために伝送効率が低下するという問題点が
あった。
この発明は、かかる問題点を解決するためになされたも
ので、マスタ局のないＮ対Ｎ通信において、送信局が変
っても同期のとり直しをする必要がないビット同期装置
を得ることを目的とする。
ので、マスタ局のないＮ対Ｎ通信において、送信局が変
っても同期のとり直しをする必要がないビット同期装置
を得ることを目的とする。
この発明に係るデータ伝送方式におけるビット同期装置
は、下流の伝送局へ情報送出を行うための送信クロック
信号を発生する送信クロック発生回路と、情報取込みク
ロック信号と送信クロック信号との周波数差によってデ
ータの過不足を制御するためのＦＩＦＯメモリと、この
ＦＩＦＯメモリから送出された情報中のエンドフラグを
検出しこのＦＩＦＯメモリをリセットするエンドフラグ
検出回路と、このＦＩＦＯメモリをリセットした直後に
、このＦＩ ＦＯメモリにデータを蓄積するための同期
クロック信号によるデータの読出しを禁止する回路とを
備えるようにしたものである。
は、下流の伝送局へ情報送出を行うための送信クロック
信号を発生する送信クロック発生回路と、情報取込みク
ロック信号と送信クロック信号との周波数差によってデ
ータの過不足を制御するためのＦＩＦＯメモリと、この
ＦＩＦＯメモリから送出された情報中のエンドフラグを
検出しこのＦＩＦＯメモリをリセットするエンドフラグ
検出回路と、このＦＩＦＯメモリをリセットした直後に
、このＦＩ ＦＯメモリにデータを蓄積するための同期
クロック信号によるデータの読出しを禁止する回路とを
備えるようにしたものである。
この発明においては、各局において、自局が放送局であ
るか否かにかかわらず、常に下流の局に対しては自局の
クロック信号に同期し【情報送出を行ない、送信局が変
っても同期のとり直しを不要とする。
るか否かにかかわらず、常に下流の局に対しては自局の
クロック信号に同期し【情報送出を行ない、送信局が変
っても同期のとり直しを不要とする。
第１図はこの発明の一実施例を示すブロック図であり、
図において、（ｌＡ）はＦＩＦＯメッリであって、その
第１の入力は上流の伝送局に、その第二の入力は第６図
に示したものと同一の同期クロック発生回路（，２）を
介して矢張り上流の伝送局に、その第３の入力はエンド
フラグ検出回路（弘）に、その第グの入力はデータ読出
し禁止回路（ｉ）に、それぞれ接続され、その出力はエ
ンドフラグ検出回路（す）に接続される。ＦＩＦＯメモ
ＩＪ（ｌＡ）は、情報取込み用の同期クロック信号（１
２）と下流の伝送局への後述する送信クロック信号との
周波数差によるデータの過不足を補正する。（３）は送
信クロック発生回路であって、その出力がエンドフラグ
検出回路（す）及びデータ読出し禁止回路（５）に接続
され、自局例えば伝送局（３２）の送信クロック信号（
１６）を発生する。エンドフラグ検出回路（す）は、そ
の別な出力がデータ読出し禁止回路（ｙ）に接続され、
データフレームの終りを検出してｌデータフレーム毎に
ＦＩＦＯメモリ（ｌＡ）のリセットを行なう。データ読
出し禁止回路（ヨ）は、ＦＩＦＯメモリ（ｌＡ）をリセ
ットした直後ＦＩＦＯメモリ（ｌＡ）へデータを蓄積す
る。
図において、（ｌＡ）はＦＩＦＯメッリであって、その
第１の入力は上流の伝送局に、その第二の入力は第６図
に示したものと同一の同期クロック発生回路（，２）を
介して矢張り上流の伝送局に、その第３の入力はエンド
フラグ検出回路（弘）に、その第グの入力はデータ読出
し禁止回路（ｉ）に、それぞれ接続され、その出力はエ
ンドフラグ検出回路（す）に接続される。ＦＩＦＯメモ
ＩＪ（ｌＡ）は、情報取込み用の同期クロック信号（１
２）と下流の伝送局への後述する送信クロック信号との
周波数差によるデータの過不足を補正する。（３）は送
信クロック発生回路であって、その出力がエンドフラグ
検出回路（す）及びデータ読出し禁止回路（５）に接続
され、自局例えば伝送局（３２）の送信クロック信号（
１６）を発生する。エンドフラグ検出回路（す）は、そ
の別な出力がデータ読出し禁止回路（ｙ）に接続され、
データフレームの終りを検出してｌデータフレーム毎に
ＦＩＦＯメモリ（ｌＡ）のリセットを行なう。データ読
出し禁止回路（ヨ）は、ＦＩＦＯメモリ（ｌＡ）をリセ
ットした直後ＦＩＦＯメモリ（ｌＡ）へデータを蓄積す
る。
第２図はこの発明の一実施例で扱われるデータフレーム
フォーマット図であって、（，２；）はデータフレーム
、（２３）はエンドフラグである。第３図はこの発明の
一実施例の動作説明用タイミングチャート図であって、
上流の伝送局の送信クロツり信号周波数の方が自局の送
信クロック信号周波数より高い場合の図、第ｅ図は第３
図と逆の場合の図である。
フォーマット図であって、（，２；）はデータフレーム
、（２３）はエンドフラグである。第３図はこの発明の
一実施例の動作説明用タイミングチャート図であって、
上流の伝送局の送信クロツり信号周波数の方が自局の送
信クロック信号周波数より高い場合の図、第ｅ図は第３
図と逆の場合の図である。
上記のように構成されたピット同期装置において、上流
の伝送局からその局の送信クロック信号で情報（／／）
が送出され、常に一定の位相となっているので、定常状
態では、同期クロック発生回路（コ）が受信した情報（
１１）の同期取込みを行なっており、上流の伝送局から
の情報（ｌ／）に対して安定な情報取込み用同期クロッ
ク信号（／２）を発生している。したがって、ＦＩＦＯ
メモリ（／Ａ）へは第３図（Ａ）及び第９図（Ａ）に示
されているようにフ゛ランクデータ、データフレーム（
，２，２）のビット（ａ） 、 （ｂ） 、 ｆｃ）
、 （ｄ）・・・といった順にデータの書込みが行なわ
れる。一方、読出し出力側では、エンドフラグ検出回路
（Ｕ）が前データのエンドフラグ（，２３）を検出する
ことによって発生されたエンドフラグ検出信号（１３）
でＦＩＦＯメモリ（／Ａ）をリセットすると共に、マス
タ信号（ハリをデータ続出し禁止回路（５）へ供給する
。そのために、データ読出し禁止回路（ｈ）は、送信ク
ロック発生回路（３）からの送信クロック信号すなわち
／ピット読出しクロック信号（／Ａ）をマスタして第３
図ｆＦ）及び第Ｖ図ＣＦ）に示す読出し信号（／り）を
発生し、これによりＦＩＦＯメモリ（／Ａ）へあらかじ
めｌビット分のデータ蓄積を行う。そして第Ｖ図の送信
クロック信号（１６）のタイミング■から■にかけて書
込みデータに対して読出しデータの方が多い場合は不足
分をＦＩＦＯメモリ（／Ａ）のメモリデータで補うよう
にし、逆に第３図の送信クロック信号（１６）のタイミ
ング■から■にかけて読出しデータに対して書込みデー
タの方が多い場合はもう／ビット余分にＦＩＦＯメモリ
（／Ａ）に記憶するようにし、もって送受信クロック周
波数の差を吸収するようにしている。このようにして、
同期クロック信号（／２）と送信クロック信号（／Ａ）
との周波数差が生じても第９図（Ｇ）及び第３図ＣＧ）
の出力情報（１７）に示すように下流の伝送局への送信
データは正しいものが得られる。
の伝送局からその局の送信クロック信号で情報（／／）
が送出され、常に一定の位相となっているので、定常状
態では、同期クロック発生回路（コ）が受信した情報（
１１）の同期取込みを行なっており、上流の伝送局から
の情報（ｌ／）に対して安定な情報取込み用同期クロッ
ク信号（／２）を発生している。したがって、ＦＩＦＯ
メモリ（／Ａ）へは第３図（Ａ）及び第９図（Ａ）に示
されているようにフ゛ランクデータ、データフレーム（
，２，２）のビット（ａ） 、 （ｂ） 、 ｆｃ）
、 （ｄ）・・・といった順にデータの書込みが行なわ
れる。一方、読出し出力側では、エンドフラグ検出回路
（Ｕ）が前データのエンドフラグ（，２３）を検出する
ことによって発生されたエンドフラグ検出信号（１３）
でＦＩＦＯメモリ（／Ａ）をリセットすると共に、マス
タ信号（ハリをデータ続出し禁止回路（５）へ供給する
。そのために、データ読出し禁止回路（ｈ）は、送信ク
ロック発生回路（３）からの送信クロック信号すなわち
／ピット読出しクロック信号（／Ａ）をマスタして第３
図ｆＦ）及び第Ｖ図ＣＦ）に示す読出し信号（／り）を
発生し、これによりＦＩＦＯメモリ（／Ａ）へあらかじ
めｌビット分のデータ蓄積を行う。そして第Ｖ図の送信
クロック信号（１６）のタイミング■から■にかけて書
込みデータに対して読出しデータの方が多い場合は不足
分をＦＩＦＯメモリ（／Ａ）のメモリデータで補うよう
にし、逆に第３図の送信クロック信号（１６）のタイミ
ング■から■にかけて読出しデータに対して書込みデー
タの方が多い場合はもう／ビット余分にＦＩＦＯメモリ
（／Ａ）に記憶するようにし、もって送受信クロック周
波数の差を吸収するようにしている。このようにして、
同期クロック信号（／２）と送信クロック信号（／Ａ）
との周波数差が生じても第９図（Ｇ）及び第３図ＣＧ）
の出力情報（１７）に示すように下流の伝送局への送信
データは正しいものが得られる。
なお、上記実施例ではＦＩＦＯメモリにあらかじめ蓄積
されるデータをｌビットとしたが、これは必要に応じて
任意数のビットとしてもよい。
されるデータをｌビットとしたが、これは必要に応じて
任意数のビットとしてもよい。
また、上記実施例ではＦＩＦＯメモリのリセットが／フ
レーム毎のエンドフラグを検出することによって行われ
たが、数フレーム毎あるいはリセットのための専用フレ
ーム等を設けてリセットを行っても同様の効果を奏する
。
レーム毎のエンドフラグを検出することによって行われ
たが、数フレーム毎あるいはリセットのための専用フレ
ーム等を設けてリセットを行っても同様の効果を奏する
。
この発明は以上説明したとおり、常に下流の局へは自局
のクロック信号に同期させて情報送出を行ない上流の局
からの送信クロック信号と自局のクロック信号との周波
数差を吸収するＦＩＦＯメモリを設けるように構成した
のでマスタ局なしのＮ対Ｎループ伝送において送信権の
うつりかわりにともなうピット同期のとり直しが不要に
なって効率の良いデータ通信が行なえるという効果があ
る。
のクロック信号に同期させて情報送出を行ない上流の局
からの送信クロック信号と自局のクロック信号との周波
数差を吸収するＦＩＦＯメモリを設けるように構成した
のでマスタ局なしのＮ対Ｎループ伝送において送信権の
うつりかわりにともなうピット同期のとり直しが不要に
なって効率の良いデータ通信が行なえるという効果があ
る。
第１図はこの発明の一実施例のブロック図、第２図はこ
の発明の一実施例で扱われるデータフレームフォーマッ
ト図、第３図及び第Ｖ図はこの発明の一実施例の動作説
明用タイミングチャート図、第５図はＮ対Ｎループ伝送
方式のブロック図、第６図は従来のビット同期装置のブ
ロック図、第７図は従来装置で扱われるデータフレーム
フォーマット図、第に図は従来装置の動作説明用タイミ
ングチャート図である。 図において、（／Ａ）・・ＦＩＦＯメモリ、（，２）・
・同期クロック発生回路、（３）・・送信クロック（／
２）・・クロック信号、（１３）・・エンドフラグ検出
信号、（／弘）・・マスタ信号、（ｔＳ）・・読出し信
号、（１６）・・読出しクロック信号、（／７）・・出
力信号である。 なお、各図中同一符号は同−又は相当部分を示す・ 売１図 ＩΔ 晃２図 手続補正書 昭和６２年 ３月９日
の発明の一実施例で扱われるデータフレームフォーマッ
ト図、第３図及び第Ｖ図はこの発明の一実施例の動作説
明用タイミングチャート図、第５図はＮ対Ｎループ伝送
方式のブロック図、第６図は従来のビット同期装置のブ
ロック図、第７図は従来装置で扱われるデータフレーム
フォーマット図、第に図は従来装置の動作説明用タイミ
ングチャート図である。 図において、（／Ａ）・・ＦＩＦＯメモリ、（，２）・
・同期クロック発生回路、（３）・・送信クロック（／
２）・・クロック信号、（１３）・・エンドフラグ検出
信号、（／弘）・・マスタ信号、（ｔＳ）・・読出し信
号、（１６）・・読出しクロック信号、（／７）・・出
力信号である。 なお、各図中同一符号は同−又は相当部分を示す・ 売１図 ＩΔ 晃２図 手続補正書 昭和６２年 ３月９日
Claims (1)
- マスタ局のない複数の伝送局がループ状に接続されたル
ープ伝送方式において、各伝送局中に設けられ、上流の
伝送局からの情報を取込んで同期クロック信号を発生す
る同期クロック発生回路と、下流の伝送局へ情報送出を
行うための送信クロック信号を発生する送信クロック発
生回路と、前記同期クロック信号と前記送信クロック信
号との周波数差によつてデータの過不足を制御するため
のＦＩＦＯメモリと、このＦＩＦＯメモリから送出され
た情報中のエンドフラグを検出して前記ＦＩＦＯメモリ
をリセットするエンドフラグ検出回路と、前記ＦＩＦＯ
メモリをリセットした直後に、前記エンドフラグ検出回
路によつて動作され前記ＦＩＦＯメモリにデータ蓄積を
行なうための前記同期クロック信号によるデータの読出
しを禁止する回路とを備えていることを特徴とするルー
プ伝送方式におけるビット同期装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61244199A JPS63100844A (ja) | 1986-10-16 | 1986-10-16 | ル−プ伝送方式におけるビツト同期装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61244199A JPS63100844A (ja) | 1986-10-16 | 1986-10-16 | ル−プ伝送方式におけるビツト同期装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63100844A true JPS63100844A (ja) | 1988-05-02 |
Family
ID=17115250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61244199A Pending JPS63100844A (ja) | 1986-10-16 | 1986-10-16 | ル−プ伝送方式におけるビツト同期装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63100844A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0340536A (ja) * | 1989-07-06 | 1991-02-21 | Nec Corp | Ｆｉｆｏメモリ出力断検出リセット方式 |
-
1986
- 1986-10-16 JP JP61244199A patent/JPS63100844A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0340536A (ja) * | 1989-07-06 | 1991-02-21 | Nec Corp | Ｆｉｆｏメモリ出力断検出リセット方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4450572A (en) | Interface for serial data communications link | |
| US5247485A (en) | Memory device | |
| JPS63100844A (ja) | ル−プ伝送方式におけるビツト同期装置 | |
| US3692941A (en) | Data exchange and coupling apparatus | |
| EP1317085B1 (en) | A method and circuit for initializing a de-skewing buffer in a clock forwarded system | |
| JPH0669937A (ja) | ループ型伝送路における遅延時間差補正方法および装置 | |
| JP2626905B2 (ja) | 移動無線装置 | |
| JP2679506B2 (ja) | クロック切替方式 | |
| JP3070546B2 (ja) | 警報転送回路 | |
| JPS58142654A (ja) | 伝送システム | |
| JPH02202733A (ja) | 同期式伝送システムの受信カウンタ位相同期回路 | |
| JPS62105553A (ja) | デ−タ通信方式 | |
| JPS595761A (ja) | マルチドロツプ時の速度調整方式 | |
| JPS63138828A (ja) | エラステイツクバツフア回路 | |
| JPS5918897B2 (ja) | 送信局における伝送結果判定装置 | |
| JPS597252B2 (ja) | 信号中継装置 | |
| JPH11225315A (ja) | 送信装置、受信装置、送受信システム、画像形成装置、画像形成システム、送信方法、受信方法、送受信方法及び画像形成方法 | |
| JPS63190453A (ja) | 信号処理回路 | |
| JPS6238629A (ja) | フレ−ム同期方法 | |
| JPS62290234A (ja) | ル−プ形通信網のフレ−ム同期方式 | |
| JPS59194594A (ja) | フレ−ム番号認識方式 | |
| JPS59126352A (ja) | デ−タハイウエイ装置 | |
| JPS6265533A (ja) | フレ−ムバツフアメモリ回路の誤動作検出方式 | |
| JPS601953A (ja) | ポ−リング方式遠方監視制御装置 | |
| JPH11154939A (ja) | 基地局間同期方法および装置 |