JPH0340536A - Ｆｉｆｏメモリ出力断検出リセット方式 - Google Patents
Ｆｉｆｏメモリ出力断検出リセット方式Info
- Publication number
- JPH0340536A JPH0340536A JP1175055A JP17505589A JPH0340536A JP H0340536 A JPH0340536 A JP H0340536A JP 1175055 A JP1175055 A JP 1175055A JP 17505589 A JP17505589 A JP 17505589A JP H0340536 A JPH0340536 A JP H0340536A
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- JP
- Japan
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- memory
- output
- fifo memory
- fifo
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- Prior art date
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- 238000000034 method Methods 0.000 claims description 3
- 238000012905 input function Methods 0.000 claims 1
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- 101001093690 Homo sapiens Protein pitchfork Proteins 0.000 description 1
- 102100036065 Protein pitchfork Human genes 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Landscapes
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ループ形ローカルエリアネットワーク（以下
ＬＡＮと略記する）等のデータ位相補正にＦＩＦＯメモ
リを用いた場合のＦＩＦＯメモリ出力断検出方式に関す
る。
ＬＡＮと略記する）等のデータ位相補正にＦＩＦＯメモ
リを用いた場合のＦＩＦＯメモリ出力断検出方式に関す
る。
従来の技術
従来、ループ形ローカルエリアネットワーク等のデータ
転送におけるループ−周及び各ノードステーション内の
遅延補正にＦＩＦＯメモリ（Ｆｉｒｓｔ、 １ｎＦｉｒ
ｓｔ、 ｏｕｔ ｍｅｍｏｒｙ ）を用いることがあっ
た。
転送におけるループ−周及び各ノードステーション内の
遅延補正にＦＩＦＯメモリ（Ｆｉｒｓｔ、 １ｎＦｉｒ
ｓｔ、 ｏｕｔ ｍｅｍｏｒｙ ）を用いることがあっ
た。
ＦＩＦＯメモリはライトクロックとリードクロックを独
自に有し、最初に書き込んだデータを最初に読み出すメ
モリＩＣである。当該ＩＣを使用することによって位相
ずれのある複数のチャネルデータ（ｃｈＤＡＴＡ ）を
遅延補正して同位相で出力することが容易に可能となる
。
自に有し、最初に書き込んだデータを最初に読み出すメ
モリＩＣである。当該ＩＣを使用することによって位相
ずれのある複数のチャネルデータ（ｃｈＤＡＴＡ ）を
遅延補正して同位相で出力することが容易に可能となる
。
ここで用いるＦＩＦＯメモリは以下に示す機能を有する
ものとする。即ち、記憶容量の状態を示すエンプティフ
ラグ（以下ＥＦと略記する）、ハーフフラグ（以下ＨＦ
と略記する〉の出力端子を持ち、記憶時溶の全てを消去
して初期状態に戻すリセッ１−出力端子を持つものとす
る。
ものとする。即ち、記憶容量の状態を示すエンプティフ
ラグ（以下ＥＦと略記する）、ハーフフラグ（以下ＨＦ
と略記する〉の出力端子を持ち、記憶時溶の全てを消去
して初期状態に戻すリセッ１−出力端子を持つものとす
る。
ＦＩＦＯメモリの制御は、記憶容量が空になったときに
、ＥＦを出力してリードクロックを止め、容量が半分に
達したらＨＦを出力し、ライトクロックを止めてリセッ
トをかける動作を行っていた。第２図に従来のＦＩＦＯ
制御のｍｒｆＬをブロック図で示す。
、ＥＦを出力してリードクロックを止め、容量が半分に
達したらＨＦを出力し、ライトクロックを止めてリセッ
トをかける動作を行っていた。第２図に従来のＦＩＦＯ
制御のｍｒｆＬをブロック図で示す。
発明が解決しようとする課題
しかしながら、上述した従来の制御方法では、ノード内
を転送してきたデータがＦＩＦＯメモリに入力されてい
るにもかかわらず、出力されない状態に陥った場合には
、出力断の検出回路がない為に、ＦＩＦＯメモリのリセ
ットが行えないという課題があった。
を転送してきたデータがＦＩＦＯメモリに入力されてい
るにもかかわらず、出力されない状態に陥った場合には
、出力断の検出回路がない為に、ＦＩＦＯメモリのリセ
ットが行えないという課題があった。
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記課題
を解決することを可能としたＦＩＦＯメモリの新規な出
力断検出リセット方式を提供することにある。
従って本発明の目的は、従来の技術に内在する上記課題
を解決することを可能としたＦＩＦＯメモリの新規な出
力断検出リセット方式を提供することにある。
課題を解決するための手段
上記目的を達成する為に、本発明に係るＰＩＦＯメモリ
出力断検出リセッす回路は、ＦＩＦＯメモリへの記憶状
況を監視してリード・ライトクロックを制御する制御回
路と、並列の出力データを監視して、データ出力断−と
なる状態を検出する検出回路と、該検出回路から送られ
る結果によりＦＩＦＯメモリをリセットするリセット回
路とを備えて構成される。
出力断検出リセッす回路は、ＦＩＦＯメモリへの記憶状
況を監視してリード・ライトクロックを制御する制御回
路と、並列の出力データを監視して、データ出力断−と
なる状態を検出する検出回路と、該検出回路から送られ
る結果によりＦＩＦＯメモリをリセットするリセット回
路とを備えて構成される。
実施例
次に本発明をその好ましい一実施閂について図面を参照
して具体的に説明する。
して具体的に説明する。
第１図は本発明の一実施例を示すブロック構成国である
。
。
第１図を参照するに、ＦＩＦＯメモリ１１は最大８ｃｈ
（チャネル）の並列データの入力を可能とする。
（チャネル）の並列データの入力を可能とする。
ライトクロック制御回＃１１２において、ＦＩＦＯメモ
リ１１の）（Ｆ端子から出力されるＨＦ情報を監視して
ライトクロックをＦＩＦＯメモリ１１のＷ−ＣＬＫ端子
に入力している。また、リードクロック制御回路１３に
おいて、 ＦＩＦＯメモリ１１のＥＦＥｉ子から出力さ
れるＨＦ情報を監視してリードクロックをＦＩＦＯメモ
リ１１のＲ−ＣＬＫ端子に入力している。ＦＩＦＯメモ
リ１１では、８ｃｈのデータを同時にライトクロックに
同期して書き込み、リードクロックに同期して８ｃｈの
データを同時に読み出している。出力断検出回路１４に
おいては、８ｃｈのデータが消失しているかどうかを監
視しており、出力断状態を検出したときには、 ＦＩＦ
Ｏリセット回路１５においてリセットパルスを発生させ
てＦＩＦＯメモリ１１のＲＳＴ端子に入力せしめ、ＦＩ
ＦＯメモ゛す１１をリセットして自動復旧させることを
可能にする。
リ１１の）（Ｆ端子から出力されるＨＦ情報を監視して
ライトクロックをＦＩＦＯメモリ１１のＷ−ＣＬＫ端子
に入力している。また、リードクロック制御回路１３に
おいて、 ＦＩＦＯメモリ１１のＥＦＥｉ子から出力さ
れるＨＦ情報を監視してリードクロックをＦＩＦＯメモ
リ１１のＲ−ＣＬＫ端子に入力している。ＦＩＦＯメモ
リ１１では、８ｃｈのデータを同時にライトクロックに
同期して書き込み、リードクロックに同期して８ｃｈの
データを同時に読み出している。出力断検出回路１４に
おいては、８ｃｈのデータが消失しているかどうかを監
視しており、出力断状態を検出したときには、 ＦＩＦ
Ｏリセット回路１５においてリセットパルスを発生させ
てＦＩＦＯメモリ１１のＲＳＴ端子に入力せしめ、ＦＩ
ＦＯメモ゛す１１をリセットして自動復旧させることを
可能にする。
発明の詳細
な説明したように、本発明によれば、ＦＩＦＯメモリの
データ出力を監視し出力断となった場合には、ＥＦ発生
の場合やＩ−ＩＦ発生の場合と同様に、強制的にＦＩＦ
Ｏメモリをリセットして初期状態に戻し、正常動作に自
動復旧させることのできる効果が得られる。
データ出力を監視し出力断となった場合には、ＥＦ発生
の場合やＩ−ＩＦ発生の場合と同様に、強制的にＦＩＦ
Ｏメモリをリセットして初期状態に戻し、正常動作に自
動復旧させることのできる効果が得られる。
第１図は本発明の一実施例を示すブロック構成国、第２
図は従来技術によるブロック楕戊図であるゆ
図は従来技術によるブロック楕戊図であるゆ
Claims (1)
- エンプティフラグ出力、ハーフフラグ出力、リセット入
力機能を有するファーストインファーストアウトメモリ
（以下ＦＩＦＯメモリと略記する）を用いた位相補正回
路において、当該ＦＩＦＯメモリのハーフフラグ出力を
ライトクロック制御回路に導いてライトクロック入力端
子に接続し、同様に当該ＦＩＦＯメモリのエンプティフ
ラグ出力をリードクロック制御回路へ導いてリードクロ
ック入力端子へ接続し、ＦＩＦＯメモリを動作させ、ハ
ーフフラグ出力、エンプティフラグ出力と共に、当該Ｆ
ＩＦＯメモリのデータ出力断を検出する出力断検出回路
の出力によりＦＩＦＯリセット回路を動作させ、当該Ｆ
ＩＦＯメモリをリセットすることを特徴とするＦＩＦＯ
メモリ出力断検出リセット方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1175055A JP2788758B2 (ja) | 1989-07-06 | 1989-07-06 | Ｆｉｆｏメモリ出力断検出リセット方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1175055A JP2788758B2 (ja) | 1989-07-06 | 1989-07-06 | Ｆｉｆｏメモリ出力断検出リセット方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0340536A true JPH0340536A (ja) | 1991-02-21 |
| JP2788758B2 JP2788758B2 (ja) | 1998-08-20 |
Family
ID=15989446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1175055A Expired - Lifetime JP2788758B2 (ja) | 1989-07-06 | 1989-07-06 | Ｆｉｆｏメモリ出力断検出リセット方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2788758B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014219319A (ja) * | 2013-05-09 | 2014-11-20 | オリンパス株式会社 | 走査型プローブ顕微鏡装置の調整方法、及び、走査型プローブ顕微鏡装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63100844A (ja) * | 1986-10-16 | 1988-05-02 | Mitsubishi Electric Corp | ル−プ伝送方式におけるビツト同期装置 |
-
1989
- 1989-07-06 JP JP1175055A patent/JP2788758B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63100844A (ja) * | 1986-10-16 | 1988-05-02 | Mitsubishi Electric Corp | ル−プ伝送方式におけるビツト同期装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014219319A (ja) * | 2013-05-09 | 2014-11-20 | オリンパス株式会社 | 走査型プローブ顕微鏡装置の調整方法、及び、走査型プローブ顕微鏡装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2788758B2 (ja) | 1998-08-20 |
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