JPS63101895A - パタ−ン情報信号発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 記憶情報パターンと異なる特定パターンを発生させる場
合、記憶回路から読出したパターン情報信号をデータセ
レクタに供給し、読出パターン情報のアドレスに応じて
予め定めた選択信号によって特定ビットを選び、これを
シフトレジスタにて組立て、変換したパターンを得るよ
うにし、基本パターンから特定パターンを簡単な回路構
成にて得られるようにしたパターン情報信号発生装置で
ある。

〔産業上の利用分野〕

本発明は、例えば横書文字パターンを縦書文字パターン
に変更する様な、異なる特定パターンを発生するパター
ン情報信号発生装置の改良に関する。

文字パターンが横書文字情報信号として記憶なされてい
る場合は、これと同一文字をＩＩＷ文字情報信号とする
には、元の基本情報を９０度回転して縦書文字パターン
情報信号として記憶回路に記憶させ、パターンを構成す
るビット情報のアドレスを完全に変更することが必要と
なる。

このような変換回路を簡単な回路にて構成可能とさせ、
且つ動作確実なパターン情報信号発生装置を得ることが
望まれる。

〔従来の技術〕

従来、パターン情報信号は記憶回路に予め記憶させてお
き、必要に応じて所要パターン情報信号を読出しパター
ン情報信号を発生させている。

第３図は横書文字情報信号を記憶した状態の一例を示す
。

図示例は横書文字「１」を記憶した状態で、各アドレス
ａＯ〜ａ７は各々ｂＯ−ｂ７の８ビツトにて構成される
。

文字上該当部分のビットは例えばレベル“１”、また白
紙の部分はレベル“Ｏ”の信号として記憶される。記憶
回路からａＯ−ａ７のアドレス順に記憶情報信号を読出
せば横書文字信号が発生される。

横書文字パターン情報信号記憶回路は横書文字パターン
を発生し得るに過ぎない。縦書文字パターン情報信号を
発生させるためには情報信号ビットを入換え、新たなア
ドレスを与えた別の記憶回路が必要である。

第４図はパターン情報信号記憶回路の縦書文字「１」の
記憶状態を示す。

従来の方式では、同一文字であってもこの様に、種類別
、即ち横書、縦書の別によってそれぞれの記憶回路を備
える。

〔発明が解決しようとする問題点〕

上記の従来装置は、パターンの種類別にパターン情報信
号記憶回路を必要とするので、上記の場合横書文字パタ
ーンと同数の縦書文字パターン用の記憶回路を必要とす
るから、−挙に２倍のパターン情報信号記憶回路を必要
とすることになる。

従来装置によると、記憶回路容量の増大と回路規模の増
大となり、構成も複雑になるという問題点がある。

〔問題点を解決するための手段〕

上記の問題点は、第１図の本発明の原理図に示すように
、パターン情報信号を格納するパターン情報信号記憶回
路１、この記憶回路１から読出すハイド単位のパターン
情報信号を供給されるデータセレクタ４、特定ビット選
択制御信号をセレクタ４へ与え且つパターン情報信号記
憶回路１の読出アドレスの一巡毎にパターン情報の特定
ビットを変更するような制御信号を出力する制御信号記
憶回路６、セレクタ４の出力からビットシリアルに供給
される特定ビット情報をシフトさせるシフトレジスタ５
、及びシフトレジスタ５からの特定ビットのバイ１−ｆ
ｆｉ位のパターン情報を書込むパターン情報信号記憶回
路２を備えた本発明のパターン情報信号発生装置よって
解決される。

〔作用〕

本発明によれば、アドレス発生カウンタ３から発生した
アドレス信号によって文字パターン情報信号記憶回路ｌ
から読出されたバイト単位のビット情報は、データセレ
クタ４に与えられ。データセレクタ４は制御信号記憶回
路６から供給される選択制御信号により、各アドレスに
関し特定のビットだけを選択して通過させる。アドレス
順に文字パターン情報記憶回路１から読出され且つ選択
されたビットはシフトレジスタ５においてパターン変換
の法則に従い並べられる。かくしてシフトレジスタ５に
得られるビット情報はバイト単位にてパターン情報信号
記憶回路２へ記憶され、横書文字パターンが変換され縦
書文字パターン情報信号が組立られる。

このような変換機能を設けることにより簡単な回路にて
、パターン情報記憶回路１に存在する横書文字から同一
文字の縦書文字が総て得られ、パターン情報信号記憶回
路２から縦書文字パターン情報信号を発生することが可
能となる。

〔実施例〕

図示実施例に従い本発明の詳細な説明する。

第２図は本発明によるパターン情報信号発生装置のブロ
ック回路図である。

図において、１．２は読出書込可能なパターン情報信号
記憶回路、３はアドレス発生カウンタ、４は８−１デー
タセレクタ、５はシフトレジスタ、６は読出専用の制御
信号記憶回路、７．８は双方向へ′ソファ、９．１０は
２−１データセレクタである。

発生されるべき文字パターンを第３図に示すようなドツ
トのマトリックスサイズの１″のパターンであるとする
。

このパターンは記憶回路１にアドレスＯから順次に記憶
されている。

第２図のアドレス発生カウンタ３は制御信号記憶回路６
に接続しており、スタート信号が外部から与えられると
アドレス信号を制御信号記憶回路６に供給する。

制御信号記憶回路６は横書文字を縦書文字に変換するた
めの読出しアドレス、例えば０７．０６．０５．０４、
・・・というような順序のアドレスを順次発生する。ま
た同様に記憶回路２に対する書込アドレス、記憶回路１
から出力された８ビツトの情報データの内からどのビッ
トを選択すべきかの選択信号、及び記憶回路２に対する
書込パルス等を発生し供給する。

記憶回路１から列方向に８ビツト毎に読出が開始される
と、セレクタ４は８ビツトの情報から１ビット単位で選
択しシフトレジスタ５へ与える。

シフトレジスタ５が８ビツトシフトしたとき、記憶回路
６は記憶回路２に対し書込パルスを送出する。　文字パ
ターンが２４　Ｘ　２４マトリツクスサイズである場合
には、７２バイトだけ転送されたときに、記憶回路６が
終了信号を送出するように構成することで変換処理を終
了する。

記憶回路６には、文字種に対応して選択信号を発生出来
るデータ情報を、予め格納しておけば、文字種選択信号
端子へ外部信号を与えるだけで、所望の文字種を選ぶこ
とが出来る。

〔発明の効果〕

上述の様に本発明は、パターン情報信号の変換を簡単な
回路構成により可能とし、パターン情報信号記憶回路の
容量を増大させることなく基本パターンから特定関係の
パターン情報信号を発生させるもので、その作用効果は
極めて大きい。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の一実施例のパターン情報信号発生装置
のブロック回路図、 第３図は横書文字パターン情報信号記憶状態図、第４図
は緩書文字パターン情報信号記憶状態図である。 図において、 １．２はパターン情報信号記憶回路、 ３はアドレス発生カウンタ、 ４．９．１０はデータセレクタ、 ５はシフトレジスタ、 ６は制御信号記憶装置、 ７．８は双方向バッファである。 ト！Δべｗ１１晧 ト一Δに■傘

Claims (1)

【特許請求の範囲】
1. アドレスを付したパターン情報信号を格納するパターン
   情報信号記憶回路（１）、該記憶回路（１）から読出す
   バイト単位のパターン情報信号を供給されるデータセレ
   クタ（４）、特定ビット選択制御信号を該セレクタ（４
   ）へ与え且つパターン情報信号記憶回路（１）の読出ア
   ドレスの一巡毎にパターン情報の特定ビットを変更する
   制御信号を出力する制御信号記憶回路（６）、該セレク
   タの出力からビットシリアルに供給される特定ビット情
   報をシフトさせるシフトレジスタ（５）、及び該シフト
   レジスタ（５）からの特定ビットのバイト単位のパター
   ン情報を書込むパターン情報信号記憶回路（２）を備え
   てなることを特徴とするパターン情報信号発生装置。