JPS63102096A - 電気的にプログラム可能な不揮発性メモリを含む論理回路形集積回路 - Google Patents
電気的にプログラム可能な不揮発性メモリを含む論理回路形集積回路Info
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- JPS63102096A JPS63102096A JP62247783A JP24778387A JPS63102096A JP S63102096 A JPS63102096 A JP S63102096A JP 62247783 A JP62247783 A JP 62247783A JP 24778387 A JP24778387 A JP 24778387A JP S63102096 A JPS63102096 A JP S63102096A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の分野
本発明は電気的にプログラム可能な不揮発性メモリを含
む論理回路形集積回路に係わる。本発明はさらに特定的
には、電気的にプログラム可能な不揮発メモリがＥＰＲ
ＯＭ又はＥＥＰＲＯＭ形メモリか形成モリ積回路に係わ
る。この形の回路は例えばＣＣＣカードとしても知られ
るメモリカード内で使用されている。この場合、不揮発
性メモリは最も普通には非変造秘密情報を得ることを意
図している。
む論理回路形集積回路に係わる。本発明はさらに特定的
には、電気的にプログラム可能な不揮発メモリがＥＰＲ
ＯＭ又はＥＥＰＲＯＭ形メモリか形成モリ積回路に係わ
る。この形の回路は例えばＣＣＣカードとしても知られ
るメモリカード内で使用されている。この場合、不揮発
性メモリは最も普通には非変造秘密情報を得ることを意
図している。
先行技術
現在市場で入手できるＥＰＲＯＭ形又はＥＥＰＲＯＭ形
メモリで形成モリータ記憶素子又はメモリセルは浮動デ
ー）ＭＯＳ）ランジスタを含んでいる。この形のトラン
ジスタは２つの状態をもち得る。従ってＮ−チャネルＭ
ＯＳ）ランジスタについては、第１状態では浮動ゲート
でトラップされる電荷は無い。そのソース及びドレイン
間に伝導路があってもよい。次にトランジスタは導通し
、閉じたスイッチのように機能する。第２状態では、電
子は浮動ゲートでトラップされてしまう。それらは基板
内でソース及びドレイン間に導通路が形成されるのを妨
げる。この場合トランジスタは切れ、開いたスイッチの
ように働らく。
メモリで形成モリータ記憶素子又はメモリセルは浮動デ
ー）ＭＯＳ）ランジスタを含んでいる。この形のトラン
ジスタは２つの状態をもち得る。従ってＮ−チャネルＭ
ＯＳ）ランジスタについては、第１状態では浮動ゲート
でトラップされる電荷は無い。そのソース及びドレイン
間に伝導路があってもよい。次にトランジスタは導通し
、閉じたスイッチのように機能する。第２状態では、電
子は浮動ゲートでトラップされてしまう。それらは基板
内でソース及びドレイン間に導通路が形成されるのを妨
げる。この場合トランジスタは切れ、開いたスイッチの
ように働らく。
浮動ゲートＭＯＳトランジスタをプログラミングするか
又は読取る丸めには、様々な電圧がトランジスタの種々
の電極に印加されまければならない。これらの電圧は特
定回路を用いて印加される。
又は読取る丸めには、様々な電圧がトランジスタの種々
の電極に印加されまければならない。これらの電圧は特
定回路を用いて印加される。
従って、ＥＰＲＯＭメモリを表わす第１図に示す通り、
そのメモリセル１はＳＡＭＯ３（スタックド・ゲート・
アバランシュ注入ＭＯＳ）形浮動ゲートトランジスタか
ら成シ、各浮動ゲートトランジスタ１はそれぞれ２個の
主電極２及び３と、浮動ゲート４に積重ねられた１個の
制御ゲート５をもつ。
そのメモリセル１はＳＡＭＯ３（スタックド・ゲート・
アバランシュ注入ＭＯＳ）形浮動ゲートトランジスタか
ら成シ、各浮動ゲートトランジスタ１はそれぞれ２個の
主電極２及び３と、浮動ゲート４に積重ねられた１個の
制御ゲート５をもつ。
メモリの場合には、メモリセルを構成する浮動ゲートト
ランジスタ１はマトリクス形に接続される。
ランジスタ１はマトリクス形に接続される。
従って第１主要電極２即ちソースは使用技術ではアース
に接続され、他方で電極３即ちドレインはビットライン
（図示せず）によって接続され、スイッチ８を形成する
ＭＯＳトランジスタは列（カラム）アドレス復号器９に
接続される。制御ゲート５は、もう一つのいわゆるワー
ドライン（図示せず）によって行（ロウ）アドレス復号
器７に接続される。さらに特定的には、列アドレス復号
器９はトランジスタ８のゲートに接続され、そのソース
は浮動デー）ＭＯＳ）ランジスタ１の電極３に接続され
、他の電極即ちドレインは、ＭＯＳトランジスタ１１及
び１２を含むロードラインを用いてプログラミング電圧
ｖｐｐに接続される。ロードラインは空乏ＭＯ３）ラン
ジスタ１２から成や、そのドレインハ■ｐｐに、ソース
はエンハンス）ＭＯＳトランジスタ１１のドレインに接
続し、トランジスタ１１及び１２の両方のゲートは書込
み制御回路１３に一緒に接続している。さらに、ＭＯＳ
トランジスタ１１のソース及びＭＯＳ）ランジスタ８の
ドレイン間のノードＮは、ブロックによって示された読
取り増幅器１０に接続されている。
に接続され、他方で電極３即ちドレインはビットライン
（図示せず）によって接続され、スイッチ８を形成する
ＭＯＳトランジスタは列（カラム）アドレス復号器９に
接続される。制御ゲート５は、もう一つのいわゆるワー
ドライン（図示せず）によって行（ロウ）アドレス復号
器７に接続される。さらに特定的には、列アドレス復号
器９はトランジスタ８のゲートに接続され、そのソース
は浮動デー）ＭＯＳ）ランジスタ１の電極３に接続され
、他の電極即ちドレインは、ＭＯＳトランジスタ１１及
び１２を含むロードラインを用いてプログラミング電圧
ｖｐｐに接続される。ロードラインは空乏ＭＯ３）ラン
ジスタ１２から成や、そのドレインハ■ｐｐに、ソース
はエンハンス）ＭＯＳトランジスタ１１のドレインに接
続し、トランジスタ１１及び１２の両方のゲートは書込
み制御回路１３に一緒に接続している。さらに、ＭＯＳ
トランジスタ１１のソース及びＭＯＳ）ランジスタ８の
ドレイン間のノードＮは、ブロックによって示された読
取り増幅器１０に接続されている。
同様に行アドレス復号器７は、切替ＭＯＳ）ランジスタ
ロのゲートに接続され、該トランジスタの主電極の１つ
は浮動デー）ＭＯＳ）ランジスタ１の制御ゲート５に接
続され、他方の主電極は電圧切替回路の出力に接続され
る。
ロのゲートに接続され、該トランジスタの主電極の１つ
は浮動デー）ＭＯＳ）ランジスタ１の制御ゲート５に接
続され、他方の主電極は電圧切替回路の出力に接続され
る。
第１図に示す通虱電圧切替回路は主として、電圧ＶＣＣ
及びプログラミング電圧Ｖｐｐ間に取付けられた２個の
空乏ＭＯ３）ランジスタ１４及び１５を含む。さらに特
定的には、空乏トランジスタ１４のドレインはＶｐｐに
接続されている。ソースは空乏トランジスタ１５のソー
スに結合し、該トランジスタ１５のドレインはＶＣＣと
結合する。切替回路の出力は２個の空乏ＭＯＳ）ランジ
スタ１４及び１５の間の中点Ｓに固定される。さらに、
２個の空乏ＭＯＳ）ランジスタ１４及び１５のゲートは
、Ｒ−Ｓフリップフロップ１６の出力へ及びＱにそれぞ
れ結合する。このフリップフロップ１６は、相互接続さ
れた２個のゲートＮ１１７及び１８で作られ、即ちＮ０
Ｒｒ−）１７の入力Ｏ１っＨＮＯＲｒ−） １８の出力
に結合し、ＮＯＲゲート１８の入力の１つはＮＯＲゲー
ト１７の出力に結合する。さらにＮＯＲゲート１７は電
圧ＶＣＣの給電を受け、一方ＮＯＲゲート１８はプログ
ラミング電圧Ｖｐｐによシ給電される。Ｐ−トＮ１１７
及び１８の他の入力は、それぞれプログラミング制御信
号ＰＧＭ及びさらにインバータ１９の出力において得ら
れるプログラミング制御信号ＰＧＭにも接続される。第
１図に示す形のメモリセルをプログラミングする間、信
号ＰＧＭは論理レベル「１」にある。従ってＲ−Ｓフリ
ップフロップ１６の出力は、それぞれ「０」及び「１」
を用いて選択されるとき、その制御ゲート５はＶｐｐに
等しいプログラミング電圧を受取る。さらに、書込み回
路１３の入力データ１３が「１」であるか「０」である
かによって、ロードラインを構成するＭＯＳ）ランジス
タ１１及び１２はそれぞれオか又は浮動状態になる。上
記回路については、もし、Ｑルスがプログラミング電圧
■ｐｐの出力端子に送られ、一方回路にＶＣＣによる給
電がなければ、不揮発性メモリには普通は保護回路が結
合されており、これが役立たなくなるから、これらのメ
モリは任意の帯域でランダムにプログラミングされ得る
ことが実験的に観察された。これは特に不揮発性メモリ
の何らかの帯域が秘密情報を受取らなければならないと
き、書込みが厳密にモニタされ、かつ管理されておシ、
さらにメモリカードの場合、これらのメモリに外部から
アクセスしなければならないときには不便である。
及びプログラミング電圧Ｖｐｐ間に取付けられた２個の
空乏ＭＯ３）ランジスタ１４及び１５を含む。さらに特
定的には、空乏トランジスタ１４のドレインはＶｐｐに
接続されている。ソースは空乏トランジスタ１５のソー
スに結合し、該トランジスタ１５のドレインはＶＣＣと
結合する。切替回路の出力は２個の空乏ＭＯＳ）ランジ
スタ１４及び１５の間の中点Ｓに固定される。さらに、
２個の空乏ＭＯＳ）ランジスタ１４及び１５のゲートは
、Ｒ−Ｓフリップフロップ１６の出力へ及びＱにそれぞ
れ結合する。このフリップフロップ１６は、相互接続さ
れた２個のゲートＮ１１７及び１８で作られ、即ちＮ０
Ｒｒ−）１７の入力Ｏ１っＨＮＯＲｒ−） １８の出力
に結合し、ＮＯＲゲート１８の入力の１つはＮＯＲゲー
ト１７の出力に結合する。さらにＮＯＲゲート１７は電
圧ＶＣＣの給電を受け、一方ＮＯＲゲート１８はプログ
ラミング電圧Ｖｐｐによシ給電される。Ｐ−トＮ１１７
及び１８の他の入力は、それぞれプログラミング制御信
号ＰＧＭ及びさらにインバータ１９の出力において得ら
れるプログラミング制御信号ＰＧＭにも接続される。第
１図に示す形のメモリセルをプログラミングする間、信
号ＰＧＭは論理レベル「１」にある。従ってＲ−Ｓフリ
ップフロップ１６の出力は、それぞれ「０」及び「１」
を用いて選択されるとき、その制御ゲート５はＶｐｐに
等しいプログラミング電圧を受取る。さらに、書込み回
路１３の入力データ１３が「１」であるか「０」である
かによって、ロードラインを構成するＭＯＳ）ランジス
タ１１及び１２はそれぞれオか又は浮動状態になる。上
記回路については、もし、Ｑルスがプログラミング電圧
■ｐｐの出力端子に送られ、一方回路にＶＣＣによる給
電がなければ、不揮発性メモリには普通は保護回路が結
合されており、これが役立たなくなるから、これらのメ
モリは任意の帯域でランダムにプログラミングされ得る
ことが実験的に観察された。これは特に不揮発性メモリ
の何らかの帯域が秘密情報を受取らなければならないと
き、書込みが厳密にモニタされ、かつ管理されておシ、
さらにメモリカードの場合、これらのメモリに外部から
アクセスしなければならないときには不便である。
なぜならメモリカードでは、電気的にプログラミング可
能な揮発性メモリを含む論理回路形集積回路が、カード
として知られる支持体内にセットされ、電気接続端子が
表面でアクセス可能で、その結果、動作が端子内でカー
ドと共に行なわれることができるからである。従って、
電源ＶＣＣ及びプログラミング電圧ｖｐｐは、不良で１
得る接続を介してアクセス可能となシ、カードへの給電
が欠乏し、ランダムプログラミングの可能性が生じる。
能な揮発性メモリを含む論理回路形集積回路が、カード
として知られる支持体内にセットされ、電気接続端子が
表面でアクセス可能で、その結果、動作が端子内でカー
ドと共に行なわれることができるからである。従って、
電源ＶＣＣ及びプログラミング電圧ｖｐｐは、不良で１
得る接続を介してアクセス可能となシ、カードへの給電
が欠乏し、ランダムプログラミングの可能性が生じる。
本発明の要約
従って本発明は上記の短所を是正することを目的とする
ものであって、浮動ゲートトランジスタ形メモリセルの
マトリクスによって形成される電気的にプログラム可能
な不揮発性メモリと、読取り／書込み回路と、前記回路
と前記メモリの相互接続を取扱う手段とを含む論理回路
形集積回路を目的としている。前記回路は総パワー電圧
■。Ｃ及びプログラミング電圧ＶＰＰを受取シ、これら
２つの電圧は異なっておシ、回路はさらに主電圧ＶＣＣ
を検出するだめの手段を含み、電圧■。Ｃが「ゼロ」又
は高インピーダンスにあシ、また一方でプログラミング
電圧■ｐｐが存在することが観察されるとき、メモリ内
の書込み動作を禁止する信号を送る。
ものであって、浮動ゲートトランジスタ形メモリセルの
マトリクスによって形成される電気的にプログラム可能
な不揮発性メモリと、読取り／書込み回路と、前記回路
と前記メモリの相互接続を取扱う手段とを含む論理回路
形集積回路を目的としている。前記回路は総パワー電圧
■。Ｃ及びプログラミング電圧ＶＰＰを受取シ、これら
２つの電圧は異なっておシ、回路はさらに主電圧ＶＣＣ
を検出するだめの手段を含み、電圧■。Ｃが「ゼロ」又
は高インピーダンスにあシ、また一方でプログラミング
電圧■ｐｐが存在することが観察されるとき、メモリ内
の書込み動作を禁止する信号を送る。
好適具体例によれば、検出手段は／Ｒワー電圧Ｖ、ＣＣ
に接続したゲートをもつＭＯ３形信号トランジスタと、
プログラミング電圧■ｐｐに接続したロードとをもつイ
ンバータを含み、インバータは電圧ＶＣＣが再び立上が
るときは論理信号「ｏ」を送出し、また他の場合には論
理信号「１」を送出する。
に接続したゲートをもつＭＯ３形信号トランジスタと、
プログラミング電圧■ｐｐに接続したロードとをもつイ
ンバータを含み、インバータは電圧ＶＣＣが再び立上が
るときは論理信号「ｏ」を送出し、また他の場合には論
理信号「１」を送出する。
好ましくは、ロードは空乏ＭＯＳ）ランジスタを含み、
そのゲートは主電極の１つに結合し、信号トランジスタ
はエンハンス）ＭＯＳ）ランジスタを含む。
そのゲートは主電極の１つに結合し、信号トランジスタ
はエンハンス）ＭＯＳ）ランジスタを含む。
本発明の他の特徴によれば、検出手段はさらに信号トラ
ンジスタのゲートとアースとの間に取付けられたロード
を含み、その結果、電圧ＶＣＣが高インピーダンスにあ
るとき、信号トランジスタのゲート−ソース電圧をアー
スするようになる。
ンジスタのゲートとアースとの間に取付けられたロード
を含み、その結果、電圧ＶＣＣが高インピーダンスにあ
るとき、信号トランジスタのゲート−ソース電圧をアー
スするようになる。
この場合にロードは、ソースと結合したゲートをもつ空
乏ＭＯＳ）ランジスタを構成する。
乏ＭＯＳ）ランジスタを構成する。
本発明の別の特徴によれば、もし検出回路がメモリに受
取られ得る電圧’Ｖｃｃのために機能するようになって
いれば、信号トランジスタのしきい値電圧■Ｔは、■Ｔ
がＶＣＣの最小値に事実上等しいように選ばれる。
取られ得る電圧’Ｖｃｃのために機能するようになって
いれば、信号トランジスタのしきい値電圧■Ｔは、■Ｔ
がＶＣＣの最小値に事実上等しいように選ばれる。
本発明の別の特命によれば、検出手段の出力はゲートに
よってプログラミング回路の１部に接続され、その結果
パワー電圧■。０が「０」であるか、あるいは高インピ
ーダンスにある時に電圧■ｐｐは抑止される。
よってプログラミング回路の１部に接続され、その結果
パワー電圧■。０が「０」であるか、あるいは高インピ
ーダンスにある時に電圧■ｐｐは抑止される。
本発明のその他の特徴及び利点は、添付図面を参照した
１具体例についての以下の説明から明らかとなるであろ
う。
１具体例についての以下の説明から明らかとなるであろ
う。
具体例
説明を簡単にするため、図中の同じ部品には同じ符号を
付しである。さらに説明の中で挙げたＥＰＲＯＭメモリ
は、ＮＭＯＳ技術で作ったＳＡＭＯ３形浮動ゲートＭＯ
Ｓ）ランジスタから成るメモリセルを表わす。しかし当
業者には本発明が、普通の電圧とは異なるプログラミン
グ電圧を要求し、かつ他の技術で作られる電気的にプロ
グラム可能な他の形の不揮発性メモリに適用され得るこ
とが明らかである。
付しである。さらに説明の中で挙げたＥＰＲＯＭメモリ
は、ＮＭＯＳ技術で作ったＳＡＭＯ３形浮動ゲートＭＯ
Ｓ）ランジスタから成るメモリセルを表わす。しかし当
業者には本発明が、普通の電圧とは異なるプログラミン
グ電圧を要求し、かつ他の技術で作られる電気的にプロ
グラム可能な他の形の不揮発性メモリに適用され得るこ
とが明らかである。
第２図に示す通り、本発明の検出手段２０は実’Ｊｔ的
に、エンハンストＭＯＳトランジスタから成る信号ＭＯ
Ｓ）ランジスタ２１を含んでおり、その電極の１つ、図
ではソース２２はアースされ、かつ他の電極２３即ちド
レインは後に説明するロードと結合する。このＭＯＳ）
ランジスタのゲート２４は総パワー電圧ｖｃｃＫ接続さ
れている。本発明の特徴によれば、これらの検出手段を
含む集積回路は、パワー電圧ＶＣＣの最低値より大なパ
ワー電圧値ＶＣＣについて作動することができなければ
ならない。従ってエンハンストＭＯＳ）ランジスタ２１
は、電圧■。０の最小値に事実上等しいしきい値電圧■
Ｔを表示するため作られた。特定しきい値電圧のエンハ
ンス）ＭＯＳ）ランジスタラ用いることによって、しき
い値電圧を１廻わる電圧ＶＣＣの通過を確実な方法で検
出されることができる。
に、エンハンストＭＯＳトランジスタから成る信号ＭＯ
Ｓ）ランジスタ２１を含んでおり、その電極の１つ、図
ではソース２２はアースされ、かつ他の電極２３即ちド
レインは後に説明するロードと結合する。このＭＯＳ）
ランジスタのゲート２４は総パワー電圧ｖｃｃＫ接続さ
れている。本発明の特徴によれば、これらの検出手段を
含む集積回路は、パワー電圧ＶＣＣの最低値より大なパ
ワー電圧値ＶＣＣについて作動することができなければ
ならない。従ってエンハンストＭＯＳ）ランジスタ２１
は、電圧■。０の最小値に事実上等しいしきい値電圧■
Ｔを表示するため作られた。特定しきい値電圧のエンハ
ンス）ＭＯＳ）ランジスタラ用いることによって、しき
い値電圧を１廻わる電圧ＶＣＣの通過を確実な方法で検
出されることができる。
さらに第２図の本発明の好適具体例によれば、ロードは
空乏ＭＯＳ）ランジスタ２５から成る。
空乏ＭＯＳ）ランジスタ２５から成る。
このＭＯＳ）ランジスタのソース２６は、信号ＭＯＳ）
ランジスタ２１のドレイン２３に結合され、一方ドレイ
ン２７はプログラミング電圧ｖｐｐに結合される。公知
の方法で、トランジスタ２５のゲート２８はそのソース
２６と電圧■ＧｓがｒＯＪに等しいようにして結合され
る。検出回路の出力Ｓ１は、前記電極２６及び２３間の
中点で取出される。
ランジスタ２１のドレイン２３に結合され、一方ドレイ
ン２７はプログラミング電圧ｖｐｐに結合される。公知
の方法で、トランジスタ２５のゲート２８はそのソース
２６と電圧■ＧｓがｒＯＪに等しいようにして結合され
る。検出回路の出力Ｓ１は、前記電極２６及び２３間の
中点で取出される。
本発明の付加的特徴によれば、ロードは信号ＭＯＳトラ
ンジスタ２１の２−ト２４とアースとの間に接続される
。このロードは空乏ＭＯＳ）ランジスタ２９によシ形成
され、該トランジスタのソース３０はアースされ、かつ
ドレイン３１はトランジスタ２１のゲート２４に接続す
る。トランジスタ２９のゲート３２はそのソース３ｏと
結合する。このロードは電圧ＶＣＣをこれが高インピー
ダンスになるとき、ゼロの方へ引寄せる。
ンジスタ２１の２−ト２４とアースとの間に接続される
。このロードは空乏ＭＯＳ）ランジスタ２９によシ形成
され、該トランジスタのソース３０はアースされ、かつ
ドレイン３１はトランジスタ２１のゲート２４に接続す
る。トランジスタ２９のゲート３２はそのソース３ｏと
結合する。このロードは電圧ＶＣＣをこれが高インピー
ダンスになるとき、ゼロの方へ引寄せる。
次に第２図の検出回路２０の機能を説明する。
電圧ＶＣＣがＶＣＣの最小値以下であるかぎり、信号ト
ランジスタ２１は閉じており、トランジスタ２５が三極
管モードで働らく。そこで出力Ｓ１は■、。
ランジスタ２１は閉じており、トランジスタ２５が三極
管モードで働らく。そこで出力Ｓ１は■、。
に対応する論理信号「１」を発出する。ＶＣＣの最小値
より大な電圧ＶＣＣについては、信号トランジスタ２１
は三極管モードとなシ、トランジスタ２５は飽和モード
とな）、出力Ｓ１で得られる信号は論理信号ｒＯＪに対
応する。
より大な電圧ＶＣＣについては、信号トランジスタ２１
は三極管モードとなシ、トランジスタ２５は飽和モード
とな）、出力Ｓ１で得られる信号は論理信号ｒＯＪに対
応する。
さらに、本発明の検出回路２０の出力論理信号Ｓ１は集
積回路の１部、特にプログラミング回路の１部に送られ
、その結果、／Ｑワー電圧■。Ｃが「ゼロ」であるかあ
るいは高インピーダンスにあるときにプログラミング電
圧Ｖｐｐを抑制する。例えば第２図に示す通り、この論
理信号はプログラミング電圧■ｐｐから／Ｑワー電圧Ｖ
ＣＣへ切シ替わる切替回路へ送られることができる。前
記回路はＥＰＲＯＭメモリのメモリセルを構成する浮動
ゲー）ＭＯＳ）ランジスタ１の制御ゲートに給電する。
積回路の１部、特にプログラミング回路の１部に送られ
、その結果、／Ｑワー電圧■。Ｃが「ゼロ」であるかあ
るいは高インピーダンスにあるときにプログラミング電
圧Ｖｐｐを抑制する。例えば第２図に示す通り、この論
理信号はプログラミング電圧■ｐｐから／Ｑワー電圧Ｖ
ＣＣへ切シ替わる切替回路へ送られることができる。前
記回路はＥＰＲＯＭメモリのメモリセルを構成する浮動
ゲー）ＭＯＳ）ランジスタ１の制御ゲートに給電する。
この切替回路は第１図を参照して説明した切替回路と同
一であるから、ここで再び説明しない。しかし第２図に
示す通シ、出力信号Ｓ１はＮ０Ｒ１８’の入力に送られ
、該ゲートは３人カケートであって２人カゲートではな
いことを除いてＮＯＲゲート１８に対応する。信号Ｓ１
が論理レベル「１」にあるときは、ＮＯＲゲート１８′
は開き、出力ＳのレベルでＶＰＰを得ることはもはや可
能でない。さらに第２図に示す通り、エンノ・タストＭ
ＯＳトランジスタ３４は出力Ｓとアースとの間に取付け
られる。このＭＯＳ ）ランジスタ３４のゲートは出力
Ｓ１に接続される。従って出力Ｓ１が論理レベル１にあ
るとき、ＭＯＳトランジスタ３４は出力Ｓを論理レベル
「０」にする。
一であるから、ここで再び説明しない。しかし第２図に
示す通シ、出力信号Ｓ１はＮ０Ｒ１８’の入力に送られ
、該ゲートは３人カケートであって２人カゲートではな
いことを除いてＮＯＲゲート１８に対応する。信号Ｓ１
が論理レベル「１」にあるときは、ＮＯＲゲート１８′
は開き、出力ＳのレベルでＶＰＰを得ることはもはや可
能でない。さらに第２図に示す通り、エンノ・タストＭ
ＯＳトランジスタ３４は出力Ｓとアースとの間に取付け
られる。このＭＯＳ ）ランジスタ３４のゲートは出力
Ｓ１に接続される。従って出力Ｓ１が論理レベル１にあ
るとき、ＭＯＳトランジスタ３４は出力Ｓを論理レベル
「０」にする。
以上説明した回路の利点は、主として秘密情報を受取る
ことを意図した電気的にプログラム可能な不揮発性メモ
リのランダムプログラミングを防ぐこと、及び外部正規
電圧状態が用いられる時にそうであることである。さら
にこの回路は設計が非常に簡単で、殆んどスペースを取
らず、かつ信頼できる動作をする。
ことを意図した電気的にプログラム可能な不揮発性メモ
リのランダムプログラミングを防ぐこと、及び外部正規
電圧状態が用いられる時にそうであることである。さら
にこの回路は設計が非常に簡単で、殆んどスペースを取
らず、かつ信頼できる動作をする。
当業者には、ＥＰＲＯＭ又はＥＥＰＲＯＭ形浮動ゲート
トランジスタと同じ方法でメモリセルのプログラミング
が行われるメモリを含む集積回路に本発明が適用され得
ることは明らかである。上記タイプのトランジスタでは
／Ｑクワ−圧端子は外部から容易にアクセスすることが
できる。
トランジスタと同じ方法でメモリセルのプログラミング
が行われるメモリを含む集積回路に本発明が適用され得
ることは明らかである。上記タイプのトランジスタでは
／Ｑクワ−圧端子は外部から容易にアクセスすることが
できる。
第１図は本発明に従う電気的にプログラム可能な不揮発
性メモリを含む集積回路の概略的な回路図、第２図は本
発明の検出回路及び第１図の集積回路と結合するための
手段を示す概略的な回路図である。 １・・・メモリセル、 ２．３・・・主電極、 ７
，９・・・アドレス復号器、 １０・・・読取υ増幅
器、１１，１２゜１４．１５・・・ＭＯＳトランジスタ
、 １３・・・書込み制御回路、１６・・・フリップ
フロップ、 ２０・・・検出手段。
性メモリを含む集積回路の概略的な回路図、第２図は本
発明の検出回路及び第１図の集積回路と結合するための
手段を示す概略的な回路図である。 １・・・メモリセル、 ２．３・・・主電極、 ７
，９・・・アドレス復号器、 １０・・・読取υ増幅
器、１１，１２゜１４．１５・・・ＭＯＳトランジスタ
、 １３・・・書込み制御回路、１６・・・フリップ
フロップ、 ２０・・・検出手段。
Claims (7)
- （１）浮動ゲートトランジスタ形メモリセルのマトリク
スによつて形成される電気的にプログラム可能な不揮発
性メモリと、読取り及び書込み回路と、前記回路と前記
メモリの相互接続を取扱う手段とを含む論理回路形集積
回路であつて、回路は総パワー電圧Ｖ＿Ｃ＿Ｃ及びプロ
グラミング電圧Ｖ＿Ｐ＿Ｐを受取り、これら２つの電圧
は異なり、回路はさらに主パワー電圧Ｖ＿Ｃ＿Ｃを検出
するための手段を含み、パワー電圧Ｖ＿Ｃ＿Ｃが「ゼロ
」であるかあるいは高インピーダンスにあり、一方でプ
ログラミング電圧Ｖ＿Ｐ＿Ｐが存在することが観察され
るとき、メモリ内の書込み動作を禁止する信号を送る集
積回路。 - （２）検出手段がパワー電圧Ｖ＿Ｃ＿Ｃに接続したゲー
トをもつＭＯＳ形信号トランジスタと、プログラミング
電圧Ｖ＿Ｐ＿Ｐに接続した第１ロードとをもつインバー
タを含み、インバータはパワー電圧Ｖ＿Ｃ＿Ｃが立上が
るときは論理信号「０」を送出し、また他の場合には論
理信号「１」を送出する、特許請求の範囲第１項に記載
の集積回路。 - （３）ロードが、主電極の１つに接続するゲートをもつ
空乏ＭＯＳトランジスタによつて形成される、特許請求
の範囲第２項に記載の集積回路。 - （４）パワー電圧Ｖ＿Ｃ＿Ｃが高インピーダンス状態に
あるとき、信号トランジスタのゲート−ソース電圧をア
ースするように、信号トランジスタのゲートとアースと
の間に取付けられた第２のロードをさらに含む、特許請
求の範囲第２項に記載の集積回路。 - （５）第２のロードが、主電極の１つに接続したゲート
をもつ空乏ＭＯＳトランジスタによつて形成される、特
許請求の範囲第４項に記載の集積回路。 - （６）信号トランジスタのしきい値電圧Ｖ＿Ｔが、Ｖ＿
Ｔ≒Ｖ＿Ｃ＿Ｃ最小値であるように選択される、特許請
求の範囲第２項に記載の集積回路。 - （７）検出手段の出力がゲートによつてプログラミング
回路の１部に、パワー電圧Ｖ＿Ｃ＿Ｃがゼロであるか又
は高インピーダンス状態にあるときに電圧Ｖ＿Ｐ＿Ｐを
抑制するような方法で接続される、特許請求の範囲第１
項に記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8613576A FR2604555B1 (fr) | 1986-09-30 | 1986-09-30 | Circuit integre du type circuit logique comportant une memoire non volatile programmable electriquement |
| FR8613576 | 1986-09-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63102096A true JPS63102096A (ja) | 1988-05-06 |
Family
ID=9339378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62247783A Pending JPS63102096A (ja) | 1986-09-30 | 1987-09-30 | 電気的にプログラム可能な不揮発性メモリを含む論理回路形集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4864541A (ja) |
| EP (1) | EP0265312A1 (ja) |
| JP (1) | JPS63102096A (ja) |
| FR (1) | FR2604555B1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6427094A (en) * | 1987-07-23 | 1989-01-30 | Mitsubishi Electric Corp | Mos-type semiconductor memory |
| JP2563475B2 (ja) * | 1988-05-13 | 1996-12-11 | 沖電気工業株式会社 | マイクロコンピュータ及びマイクロコンピュータを内蔵したｉｃカード |
| FR2640798B1 (fr) * | 1988-12-20 | 1993-01-08 | Bull Cp8 | Dispositif de traitement de donnees comportant une memoire non volatile electriquement effacable et reprogrammable |
| US4975883A (en) * | 1990-03-29 | 1990-12-04 | Intel Corporation | Method and apparatus for preventing the erasure and programming of a nonvolatile memory |
| US5107139A (en) * | 1990-03-30 | 1992-04-21 | Texas Instruments Incorporated | On-chip transient event detector |
| JP2746801B2 (ja) * | 1992-08-27 | 1998-05-06 | 三菱電機株式会社 | Ｉｃカード及びｉｃカードの暗証番号照合方法 |
| US6164550A (en) * | 1995-12-22 | 2000-12-26 | Thomson Licensing S.A. | Fault detection and modification circuit |
| EP0868810B1 (en) * | 1995-12-22 | 2006-09-06 | Thomson Multimedia Inc. | Automatic subscriber callback system |
| FR2749698B1 (fr) * | 1996-06-07 | 1998-09-04 | Inside Technologies | Memoire remanente effacable et programmable electriquement, protegee contre les coupures d'alimentation |
| US6038190A (en) * | 1996-06-07 | 2000-03-14 | Inside Technologies | Electrically erasable and programmable non-volatile memory protected against power supply failure |
| JP3486057B2 (ja) | 1996-06-21 | 2004-01-13 | 株式会社東芝 | 半導体集積回路及び接触式ｉｃカード |
| US6438666B2 (en) * | 1997-09-26 | 2002-08-20 | Hughes Electronics Corporation | Method and apparatus for controlling access to confidential data by analyzing property inherent in data |
| US6150835A (en) * | 1998-05-08 | 2000-11-21 | Intel Corporation | Method and apparatus for fast production programming and low-voltage in-system writes for programmable logic device |
| CN109887536A (zh) * | 2019-02-13 | 2019-06-14 | 上海新储集成电路有限公司 | 一种非易失性存储单元结构 |
Citations (3)
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| JPS6085498A (ja) * | 1983-10-18 | 1985-05-14 | Toshiba Corp | 半導体集積回路 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55149871A (en) * | 1978-07-31 | 1980-11-21 | Fujitsu Ltd | Line voltage detector |
| US4366560A (en) * | 1980-09-22 | 1982-12-28 | Motorola, Inc. | Power down detector |
| DE3044689C2 (de) * | 1980-11-27 | 1982-08-26 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Integrierte Schaltung mit nichtflüchtig programmierbaren Halbleiterspeichern |
| JPS57205895A (en) * | 1981-06-12 | 1982-12-17 | Toshiba Corp | Nonvolatile semiconductor memory |
| US4439804A (en) * | 1982-03-22 | 1984-03-27 | Rca Corporation | Protection circuit for memory programming system |
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| JPS5936393A (ja) * | 1982-08-20 | 1984-02-28 | Mitsubishi Electric Corp | 不揮発性半導体メモリ装置 |
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| JPS60113397A (ja) * | 1983-11-24 | 1985-06-19 | Fujitsu Ltd | プログラマブルリ−ドオンリメモリ装置 |
-
1986
- 1986-09-30 FR FR8613576A patent/FR2604555B1/fr not_active Expired
-
1987
- 1987-09-28 EP EP87402154A patent/EP0265312A1/fr not_active Withdrawn
- 1987-09-29 US US07/102,554 patent/US4864541A/en not_active Expired - Lifetime
- 1987-09-30 JP JP62247783A patent/JPS63102096A/ja active Pending
Patent Citations (3)
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0265312A1 (fr) | 1988-04-27 |
| FR2604555A1 (fr) | 1988-04-01 |
| US4864541A (en) | 1989-09-05 |
| FR2604555B1 (fr) | 1988-11-10 |
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