JPS6236800A - Ｉｃメモリ装置 - Google Patents
Ｉｃメモリ装置Info
- Publication number
- JPS6236800A JPS6236800A JP60175421A JP17542185A JPS6236800A JP S6236800 A JPS6236800 A JP S6236800A JP 60175421 A JP60175421 A JP 60175421A JP 17542185 A JP17542185 A JP 17542185A JP S6236800 A JPS6236800 A JP S6236800A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- fuse
- data
- memory cell
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Credit Cards Or The Like (AREA)
- Storage Device Security (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ＩＣメモリ装置に関し、特にデータの書込み
／消去機能を制限することができる電気的に書込み／消
去可能な読出し専用メモリ装置（Ｅ １ｅｃｔｒｉｃ
Ｅ ｒａｓａｂｌｅ Ｐ ｒｏｇｒａｍａｂｌ
ｅ ＲｅａｄＯｎｌｙ Ｍｅｍｏｒｙ、以下ＥＥ
ＰＲＯＭと呼ぶ）に関するものである。
／消去機能を制限することができる電気的に書込み／消
去可能な読出し専用メモリ装置（Ｅ １ｅｃｔｒｉｃ
Ｅ ｒａｓａｂｌｅ Ｐ ｒｏｇｒａｍａｂｌ
ｅ ＲｅａｄＯｎｌｙ Ｍｅｍｏｒｙ、以下ＥＥ
ＰＲＯＭと呼ぶ）に関するものである。
従来、ＩＣを用いたカード型の読出し専用メモリは１例
えば特開昭５８−１３３６９９号公報に記載されている
技術のように、メモリセル全体を同時に書込み不可能と
する構成になっている。すなわち、磁気記録されたカー
ドでは、記録されたデータを消したり、書き換えたりす
ることができたので、上記の先願技術では、カードに書
き込まれたデータが書き換えられないように、カードに
埋込まれたＩＣメモリにデータを書込んだ後、書込みゲ
ートラインのヒユーズを切断して書込まれたデータの書
き換えを防止している。
えば特開昭５８−１３３６９９号公報に記載されている
技術のように、メモリセル全体を同時に書込み不可能と
する構成になっている。すなわち、磁気記録されたカー
ドでは、記録されたデータを消したり、書き換えたりす
ることができたので、上記の先願技術では、カードに書
き込まれたデータが書き換えられないように、カードに
埋込まれたＩＣメモリにデータを書込んだ後、書込みゲ
ートラインのヒユーズを切断して書込まれたデータの書
き換えを防止している。
しかし、このように全体を同時に書込み不可能にする方
法では、半導体技術が進歩してカード内に大容量のＩＣ
メモリを埋込むことが可能になった場合に、特定アドレ
スのみを任意に書込み不可能領域として、その他の領域
を書込み可能にすることにより、ＩＣメモリの応用範囲
を大きく拡大する等の方法がとれず、融通性が抑制され
てしまう。
法では、半導体技術が進歩してカード内に大容量のＩＣ
メモリを埋込むことが可能になった場合に、特定アドレ
スのみを任意に書込み不可能領域として、その他の領域
を書込み可能にすることにより、ＩＣメモリの応用範囲
を大きく拡大する等の方法がとれず、融通性が抑制され
てしまう。
本発明の目的は、このような従来の問題を改善し、選択
的に書込み／消去ができるようにして、汎用性、融通性
に富み、カードの適用分野を拡大することができるＩＣ
メモリ装置を提供することにある。
的に書込み／消去ができるようにして、汎用性、融通性
に富み、カードの適用分野を拡大することができるＩＣ
メモリ装置を提供することにある。
上記目的を達成するため、本発明のＩＣメモリ装置は、
電気的に書込みおよび消去が可能なメモリセル・マトリ
クスを有する読出専用メモリ装置において、該メモリセ
ル・マトリクスのブロックごとに、ヒユーズ等の恒久破
壊素子と該破壊素子を破壊する手段を備え、特定アドレ
スを入力したときのみ、上記破壊手段を動作させて、書
込みおよび消去を不可能にすることに特徴がある。
電気的に書込みおよび消去が可能なメモリセル・マトリ
クスを有する読出専用メモリ装置において、該メモリセ
ル・マトリクスのブロックごとに、ヒユーズ等の恒久破
壊素子と該破壊素子を破壊する手段を備え、特定アドレ
スを入力したときのみ、上記破壊手段を動作させて、書
込みおよび消去を不可能にすることに特徴がある。
以下、本発明の実施例を、図面により詳細に説明する。
第１図は１本発明の一実施例を示すＥＥＦＲＯＭの内０
部ブロック図であって、ブローティングゲート形ＭＯ８
ＦＥＴ （Ｍｅｔａｌ ０ｘｉｄｅｄ Ｓｅｍ１
ｃ。
部ブロック図であって、ブローティングゲート形ＭＯ８
ＦＥＴ （Ｍｅｔａｌ ０ｘｉｄｅｄ Ｓｅｍ１
ｃ。
ｎｄｕｃｊｅｒ−Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒ
ａｎｓｉｓｔｏｒ）をメモリセルとして使用した場合を
示している。第１図において、１はマトリクス状に配列
されたメモリセルユニットである。マトリクスの縦列を
Ｘ、横行をＹとすると、２がＸ側デコーダであり、３が
Ｙ側デコーダである。４は、外部とのデータの授受を行
う双方向データバッファである。Ｃ８信号は、デコーダ
２，３およびデータバッファ４を能動状態とする制御入
力信号である。ＯＥ倍信号、データバッファ４を出力動
作させるための制御入力信号である。また、５はブロー
ティングゲート形ＭＯ３−ＦＥＴのメモリセルであって
、Ｘデコーダ出力線にソース、Ｙデコーダ出力線にゲー
ト、抵抗６を介した電′ｇ線にドレインをそれぞれ接続
している。６は、プルアップ抵抗、７はｍｓａに接続さ
れたセンスアンプ、８，１２，１４，１５゜１６はＡＮ
Ｄゲート、９〜１１はインバータ、１３はＯＲゲート、
１１７〜２１，２３はＭＯＳ−ＦＥＴ、２２はポリシリ
コン等の材料で構成されたヒユーズ素子である。フロー
ティングゲート形ＭＯ３−ＦＥＴメモリセル５では、フ
ローティングゲートに電荷を蓄えている時がデータｎｌ
ｎ、ｆｌ荷のない時がデータ″Ｏｎとして動作する。ｌ
Ｒ腺内の回路２８は書込み／消去制御回路であり、デー
タバッファ４のビット数分だけ存在するが、ここでは１
ビット分のみを詳細に示し、他は省略している。鎖線内
の回路２９は、読出し動作を行わせるための制御回路で
あり、ＥＥＦＲＯＭ内に１つの回路だけ設けられており
、その出力はＹデコーダ出力とメモリセルユニットのフ
ローティングゲート形ＭＯ３−ＦＥＴの共通のゲート入
力との間に設けられるＭＯＳ−ＦＥＴ１９のゲートに接
続される。さらに、鎖線内の回路３０は、書込み／消去
およびヒユーズ切断の制御回路であり、Ｙデコーダの出
力線数分だけ存在する。この回路３０の中で、ＭＯＳ−
ＦＥＴ２０，２３、ヒユーズ２２、ＡＮＤゲート１４，
１６、ＯＲゲート１３がヒユーズ切断に動作する回路で
ある。
ａｎｓｉｓｔｏｒ）をメモリセルとして使用した場合を
示している。第１図において、１はマトリクス状に配列
されたメモリセルユニットである。マトリクスの縦列を
Ｘ、横行をＹとすると、２がＸ側デコーダであり、３が
Ｙ側デコーダである。４は、外部とのデータの授受を行
う双方向データバッファである。Ｃ８信号は、デコーダ
２，３およびデータバッファ４を能動状態とする制御入
力信号である。ＯＥ倍信号、データバッファ４を出力動
作させるための制御入力信号である。また、５はブロー
ティングゲート形ＭＯ３−ＦＥＴのメモリセルであって
、Ｘデコーダ出力線にソース、Ｙデコーダ出力線にゲー
ト、抵抗６を介した電′ｇ線にドレインをそれぞれ接続
している。６は、プルアップ抵抗、７はｍｓａに接続さ
れたセンスアンプ、８，１２，１４，１５゜１６はＡＮ
Ｄゲート、９〜１１はインバータ、１３はＯＲゲート、
１１７〜２１，２３はＭＯＳ−ＦＥＴ、２２はポリシリ
コン等の材料で構成されたヒユーズ素子である。フロー
ティングゲート形ＭＯ３−ＦＥＴメモリセル５では、フ
ローティングゲートに電荷を蓄えている時がデータｎｌ
ｎ、ｆｌ荷のない時がデータ″Ｏｎとして動作する。ｌ
Ｒ腺内の回路２８は書込み／消去制御回路であり、デー
タバッファ４のビット数分だけ存在するが、ここでは１
ビット分のみを詳細に示し、他は省略している。鎖線内
の回路２９は、読出し動作を行わせるための制御回路で
あり、ＥＥＦＲＯＭ内に１つの回路だけ設けられており
、その出力はＹデコーダ出力とメモリセルユニットのフ
ローティングゲート形ＭＯ３−ＦＥＴの共通のゲート入
力との間に設けられるＭＯＳ−ＦＥＴ１９のゲートに接
続される。さらに、鎖線内の回路３０は、書込み／消去
およびヒユーズ切断の制御回路であり、Ｙデコーダの出
力線数分だけ存在する。この回路３０の中で、ＭＯＳ−
ＦＥＴ２０，２３、ヒユーズ２２、ＡＮＤゲート１４，
１６、ＯＲゲート１３がヒユーズ切断に動作する回路で
ある。
このように、とのＥＥＰＲＯＭでは、書込み／消去は入
力されるアドレス信号によりメモリセルのブロックが選
択されて、書込み／消去制御回路２８により行われる。
力されるアドレス信号によりメモリセルのブロックが選
択されて、書込み／消去制御回路２８により行われる。
また、このメモリセルのブロック単位に書込み／消去お
よびヒユーズ切断制御回路３０が設けられ、ヒユーズ等
の恒久破壊素子を切断することにより、対応するメモリ
ブロックの書込み／消去を不可能にして、読出し専用に
する。
よびヒユーズ切断制御回路３０が設けられ、ヒユーズ等
の恒久破壊素子を切断することにより、対応するメモリ
ブロックの書込み／消去を不可能にして、読出し専用に
する。
先ず、データを消去する場合、メモリセル５のドレイン
Ｄに対し、書込み／消去時のみ使用する高電圧Ｖｐｐを
書込み／消去制御回路２８のＭＯＳ−ＦＥＴ１８を介し
て印加すると同時に、メモリセル５のゲートＧに対し、
書込み／消去およびヒユーズ切断制御回路３０内のＭＯ
Ｓ−ＦＥＴ２工およびヒユーズ２２を介してアース電位
（Ｏｖ）を印加して、ブローティングゲートの電荷をデ
ィスチャージすることにより、データを消去する。
Ｄに対し、書込み／消去時のみ使用する高電圧Ｖｐｐを
書込み／消去制御回路２８のＭＯＳ−ＦＥＴ１８を介し
て印加すると同時に、メモリセル５のゲートＧに対し、
書込み／消去およびヒユーズ切断制御回路３０内のＭＯ
Ｓ−ＦＥＴ２工およびヒユーズ２２を介してアース電位
（Ｏｖ）を印加して、ブローティングゲートの電荷をデ
ィスチャージすることにより、データを消去する。
すなわち、メモリセル５のドレインＤには、消去動作を
行うためのＥＲＡＳＥ信号が与えられることにより、制
御回路２８内のＭＯＳ−ＦＥＴＩ ８が導通し、続いて
高電圧ＶＰＰを印加することにより、上記ＭＯ８−ＦＥ
Ｔ １８を介してドレインＤに高電圧が加わる０次に、
メモリセル５のゲートには、ＡＮＤゲート１５でＥＲＡ
ＳＥ信号と選択されたＹデコーダ３の出力との論理積が
とられ、ゲート１５が開くことによりＭＯＳ−ＦＥＴ２
１が導通するため、ヒユーズ２２を介してＯｖ電位が印
加される。これによって、負に荷電されていたフローテ
ィングゲートが、ゲートＧのＯｖとドレインＤの高電圧
ＶＰＰに放電されて、電荷がなくなるため、Ｘデコーダ
２およびＹデコーダ３で選択されたメモリセル５のデー
タは消去される。
行うためのＥＲＡＳＥ信号が与えられることにより、制
御回路２８内のＭＯＳ−ＦＥＴＩ ８が導通し、続いて
高電圧ＶＰＰを印加することにより、上記ＭＯ８−ＦＥ
Ｔ １８を介してドレインＤに高電圧が加わる０次に、
メモリセル５のゲートには、ＡＮＤゲート１５でＥＲＡ
ＳＥ信号と選択されたＹデコーダ３の出力との論理積が
とられ、ゲート１５が開くことによりＭＯＳ−ＦＥＴ２
１が導通するため、ヒユーズ２２を介してＯｖ電位が印
加される。これによって、負に荷電されていたフローテ
ィングゲートが、ゲートＧのＯｖとドレインＤの高電圧
ＶＰＰに放電されて、電荷がなくなるため、Ｘデコーダ
２およびＹデコーダ３で選択されたメモリセル５のデー
タは消去される。
次に、データの書込みを行う場合、メモリセル５のドレ
インＤにＯｖ電位を印加し、ゲートＧに高電圧ＶＰＰを
印加することにより行う。ドレインＤには、バッファ４
への入力データがＩＩ １ ｓのときのみ、ＡＮＤゲー
ト８にＷＲＩＴＥ信号とセンスアンプ７から出力された
データが入力されて、出力が１″となり、ＭＯＳ−ＦＥ
Ｔ １７を導通させる二ζにより、Ｏｖ電位を印加する
。一方、ゲートＧには、ＯＲゲート１３を介して入力さ
れたＷＲＩＴＥ信号によりＡＮＤゲート１４が開かれる
ことによって１選択されたＹデコーダ３の出力がＭＯＳ
−ＦＥＴ２０を導通し、入力された高電圧Ｖｐｐがその
ＭＯＳ−ＦＥＴ２０とヒユーズ２２を経由して印加され
る。ドレインＤにｏｖ電位、ゲートＧに高電圧ＶＰＰが
印加されることにより、境界面近くに高いエネルギを持
った電子と正孔が発生し、障壁は正孔に比べて電子に対
する方が小さいので、電子が酸化膜の障壁を飛び越えて
フローティングゲートに注入される。この結果、フロー
ティングゲートは負に荷電され、データＩＩ １１．が
書込まれたことになる。バッファ４に入力された書込み
データがｉｔ Ｏ、、の場合には、ＡＮＤゲート８が開
かず、ＭＯＳ−ＦＥＴ１７を導通しないため、メモリセ
ル５のドレインＤには０ＶｔＩ１位が印加されない、従
って、ブローティングゲートには電子が注入されず、電
荷は蓄積されないため、データ゛′０”が書込まれる。
インＤにＯｖ電位を印加し、ゲートＧに高電圧ＶＰＰを
印加することにより行う。ドレインＤには、バッファ４
への入力データがＩＩ １ ｓのときのみ、ＡＮＤゲー
ト８にＷＲＩＴＥ信号とセンスアンプ７から出力された
データが入力されて、出力が１″となり、ＭＯＳ−ＦＥ
Ｔ １７を導通させる二ζにより、Ｏｖ電位を印加する
。一方、ゲートＧには、ＯＲゲート１３を介して入力さ
れたＷＲＩＴＥ信号によりＡＮＤゲート１４が開かれる
ことによって１選択されたＹデコーダ３の出力がＭＯＳ
−ＦＥＴ２０を導通し、入力された高電圧Ｖｐｐがその
ＭＯＳ−ＦＥＴ２０とヒユーズ２２を経由して印加され
る。ドレインＤにｏｖ電位、ゲートＧに高電圧ＶＰＰが
印加されることにより、境界面近くに高いエネルギを持
った電子と正孔が発生し、障壁は正孔に比べて電子に対
する方が小さいので、電子が酸化膜の障壁を飛び越えて
フローティングゲートに注入される。この結果、フロー
ティングゲートは負に荷電され、データＩＩ １１．が
書込まれたことになる。バッファ４に入力された書込み
データがｉｔ Ｏ、、の場合には、ＡＮＤゲート８が開
かず、ＭＯＳ−ＦＥＴ１７を導通しないため、メモリセ
ル５のドレインＤには０ＶｔＩ１位が印加されない、従
って、ブローティングゲートには電子が注入されず、電
荷は蓄積されないため、データ゛′０”が書込まれる。
次に、データの読取り時の動作を説明する。読取り時に
は、読取り制御回路２９において、ＷＲＩＴＥ信号、Ｅ
ＲＡＳＥ信号オヨびＰＲＯＧ信号がいずれも′０”であ
るため、インバータ９，１０゜１１を介してＡＮＤゲー
ト１２に“１′・が入力されるため、ＡＮＤゲート１２
が開き、その出方信号によ！ＪＭＯ３−ＦＥＴＩ ９を
導通する。これによって、Ｙデコーダ３の出力がメモリ
セル５のゲートＧに印加される。もし、メモリセル５の
ブローティングゲートに電荷が蓄積されていれば、ゲー
トＧに入力された電位とこの電荷の負電位が相殺され、
メモリセル５は導通されないため、ドレインＤがプルア
ップ抵抗６により電位Ｖｃｃにバイアスされて、その電
位がセンスアンプ７およびバッファ４を経由して出力さ
れる。この場合、読取りデータは、９１″である。
は、読取り制御回路２９において、ＷＲＩＴＥ信号、Ｅ
ＲＡＳＥ信号オヨびＰＲＯＧ信号がいずれも′０”であ
るため、インバータ９，１０゜１１を介してＡＮＤゲー
ト１２に“１′・が入力されるため、ＡＮＤゲート１２
が開き、その出方信号によ！ＪＭＯ３−ＦＥＴＩ ９を
導通する。これによって、Ｙデコーダ３の出力がメモリ
セル５のゲートＧに印加される。もし、メモリセル５の
ブローティングゲートに電荷が蓄積されていれば、ゲー
トＧに入力された電位とこの電荷の負電位が相殺され、
メモリセル５は導通されないため、ドレインＤがプルア
ップ抵抗６により電位Ｖｃｃにバイアスされて、その電
位がセンスアンプ７およびバッファ４を経由して出力さ
れる。この場合、読取りデータは、９１″である。
次に、フローティングゲートに電荷の蓄積がない場合に
は、Ｙデコーダ３がらの出力がメモリセル５のゲートに
印加されると、低電位に接続されたソースＳと、高電位
Ｖｃｃに接続されたドレインＤとの間で導通し、ソース
Ｓに接続されたＸデコーダ２の低電位がドレインＤを介
して、センスアンプ７からバッファ４を通り出力される
。この場合の読取りデータは、′０＃である。
は、Ｙデコーダ３がらの出力がメモリセル５のゲートに
印加されると、低電位に接続されたソースＳと、高電位
Ｖｃｃに接続されたドレインＤとの間で導通し、ソース
Ｓに接続されたＸデコーダ２の低電位がドレインＤを介
して、センスアンプ７からバッファ４を通り出力される
。この場合の読取りデータは、′０＃である。
このように、メモリセル５のデータを消去するときには
、ＭＯＳ−ＦＥＴ２１のソースに接続されたＯｖ電位を
ヒユーズ２２を介してセル５のゲートＧに印加し、また
メモリセル５にデータを書込むときには、ＭＯＳ−ＦＥ
Ｔ２０のドレインに接続された高電位ＶＰＰをヒユーズ
２２を介してセル５のゲートＧに印加する。従って、書
込み／消去動作時には、必ずヒユーズ２２を経由して信
号を伝達するため、このヒユーズを切断すれば、書込み
／消去動作は不可能となる。これに対して、読取り動作
においては、Ｙデコーダ３の出力を直接にセル５のゲー
トＧに印加するため、ヒユーズ２２の有無に関係なく読
取り動作が行われる。
、ＭＯＳ−ＦＥＴ２１のソースに接続されたＯｖ電位を
ヒユーズ２２を介してセル５のゲートＧに印加し、また
メモリセル５にデータを書込むときには、ＭＯＳ−ＦＥ
Ｔ２０のドレインに接続された高電位ＶＰＰをヒユーズ
２２を介してセル５のゲートＧに印加する。従って、書
込み／消去動作時には、必ずヒユーズ２２を経由して信
号を伝達するため、このヒユーズを切断すれば、書込み
／消去動作は不可能となる。これに対して、読取り動作
においては、Ｙデコーダ３の出力を直接にセル５のゲー
トＧに印加するため、ヒユーズ２２の有無に関係なく読
取り動作が行われる。
本実施例においては、特定のアドレスに対してのみヒユ
ーズ２２を切断するようにして、特定領域のみを書込み
／消去不可能にするのである。
ーズ２２を切断するようにして、特定領域のみを書込み
／消去不可能にするのである。
ヒユーズ２２を切断する場合には、ＡＮＤゲ−ト１４お
よび１６において、Ｙデコーダ３の出力とヒユーズ切断
を行う制御信号ＰＲＯＧ入力の論理積をとり、ＭＯＳ−
ＦＥＴ２０および２３を導通して強制的にヒユーズ２２
に電流を流し、切断する。すなわち、ＭＯＳ−ＦＥＴ２
０を導通してヒユーズ２２の一端に高電位ＶＰＰを印加
するとともに、ＭＯＳ−ＦＥＴ２３を導通してヒユーズ
２２の他端にＯｖ電位を印加することにより、Ｖｐｐ→
ＦＥＴ２０→ヒユーズ２２→ＦＥＴ２３→Ｏｖの経路で
強制的に電流を流し、ヒユーズ２２を切断する。
よび１６において、Ｙデコーダ３の出力とヒユーズ切断
を行う制御信号ＰＲＯＧ入力の論理積をとり、ＭＯＳ−
ＦＥＴ２０および２３を導通して強制的にヒユーズ２２
に電流を流し、切断する。すなわち、ＭＯＳ−ＦＥＴ２
０を導通してヒユーズ２２の一端に高電位ＶＰＰを印加
するとともに、ＭＯＳ−ＦＥＴ２３を導通してヒユーズ
２２の他端にＯｖ電位を印加することにより、Ｖｐｐ→
ＦＥＴ２０→ヒユーズ２２→ＦＥＴ２３→Ｏｖの経路で
強制的に電流を流し、ヒユーズ２２を切断する。
なお、本実施例においては、Ｙデコーダ３の出力側にヒ
ユーズ２２を設置しているため、書込み／消去動作を不
可能とするブロックは、Ｙデコーダ３の出力に接続され
たメモリセル５が単位となる。つまり、同一のＹデコー
ダ出力線に接続されたメモリセル群が、書込み／消去の
ブロック単位として領域化される。
ユーズ２２を設置しているため、書込み／消去動作を不
可能とするブロックは、Ｙデコーダ３の出力に接続され
たメモリセル５が単位となる。つまり、同一のＹデコー
ダ出力線に接続されたメモリセル群が、書込み／消去の
ブロック単位として領域化される。
また、本実施例では、ヒユーズ２２を用いているが、こ
の他にアバランシェ破壊形のＭＯＳ−ＦＥＴを用いても
実現することができ、さらに恒久的に破壊される素子で
あれば、同等の機能を簡単に実現することが可能である
。
の他にアバランシェ破壊形のＭＯＳ−ＦＥＴを用いても
実現することができ、さらに恒久的に破壊される素子で
あれば、同等の機能を簡単に実現することが可能である
。
また、第１図の構成のＩＣメモリを、マイクロコンピュ
ータ等の他の素子とともに同一チップ上に搭載し、１チ
ツプ・マイクロコンピュータのような複合機能素子とし
て機能させることも可能である。
ータ等の他の素子とともに同一チップ上に搭載し、１チ
ツプ・マイクロコンピュータのような複合機能素子とし
て機能させることも可能である。
第２図は１本発明のＩＣメモリを適用したＩＣカードの
構成図である。
構成図である。
本発明は、第２図に示すようなＩＣカードに適用した場
合に有効である。
合に有効である。
２４はＩＣカードの母材である樹脂、２５は入出力端子
、２６はマイクロコンピュータ、２７は本発明によるＥ
ＥＰＲＯＭである。入出力端子２５には、Ｉ１０端子、
リセット端子（Ｒ８Ｔ）、クロック端子（ＣＬＫ）、！
源端子（Ｖｃｃ）、クランド端子（ＧＮＤ）、高電圧端
子（Ｖｐｐ）がある、これらの外部からの入力信号は、
一旦マイクロコンピュータ２６に入力されるものと、並
列にＥＥＦＲＯＭ２７にも供給される電源関係のものと
に分かれる。マイクロコンピュータ２６からＥＥＰＲＯ
Ｍ２７に対しては、アクセスすべきアドレス、ＩＦ込み
／読出しのためのデータ、デコーダ２，３とデータバッ
ファ４を能動状態にする制御入力信号Ｃ８、データバッ
ファ４を出力動作させるための制御入力信号ＯＥ、書込
みのためのライト信号ＷＲＩＴＥ、消去のためのイレー
ズ信号ＥＲＡＳＥ、書込み／消去動作を不可能にするた
めのプログラム信号ＰＲＯＧがある。ＥＥＰＲ○Ｍ２７
のメモリマトリクスにおいて、Ｙデコーダ出力に対応し
てそれぞれ設けられた書込み／消去制御およびヒユーズ
切断回路３０のうちの任意のものに対して、ヒユーズを
切断することにより、Ｙデコーダ出力に対応した特定ア
ドレスが入力したときのみ、書込み／消去が不可能で、
読出し専用となり、その他のアドレスが入力したときに
は、読出しは勿論のこと、書込みおよび消去も可能とな
る。
、２６はマイクロコンピュータ、２７は本発明によるＥ
ＥＰＲＯＭである。入出力端子２５には、Ｉ１０端子、
リセット端子（Ｒ８Ｔ）、クロック端子（ＣＬＫ）、！
源端子（Ｖｃｃ）、クランド端子（ＧＮＤ）、高電圧端
子（Ｖｐｐ）がある、これらの外部からの入力信号は、
一旦マイクロコンピュータ２６に入力されるものと、並
列にＥＥＦＲＯＭ２７にも供給される電源関係のものと
に分かれる。マイクロコンピュータ２６からＥＥＰＲＯ
Ｍ２７に対しては、アクセスすべきアドレス、ＩＦ込み
／読出しのためのデータ、デコーダ２，３とデータバッ
ファ４を能動状態にする制御入力信号Ｃ８、データバッ
ファ４を出力動作させるための制御入力信号ＯＥ、書込
みのためのライト信号ＷＲＩＴＥ、消去のためのイレー
ズ信号ＥＲＡＳＥ、書込み／消去動作を不可能にするた
めのプログラム信号ＰＲＯＧがある。ＥＥＰＲ○Ｍ２７
のメモリマトリクスにおいて、Ｙデコーダ出力に対応し
てそれぞれ設けられた書込み／消去制御およびヒユーズ
切断回路３０のうちの任意のものに対して、ヒユーズを
切断することにより、Ｙデコーダ出力に対応した特定ア
ドレスが入力したときのみ、書込み／消去が不可能で、
読出し専用となり、その他のアドレスが入力したときに
は、読出しは勿論のこと、書込みおよび消去も可能とな
る。
ＩＣカードの用途には多種のものがあるが、例えば、キ
ャッシュカード等の用途においては、ＥＥＰＲＯＭに記
憶する内容のうち、暗証番号やマイクロコンピュータの
制御プログラムのように。
ャッシュカード等の用途においては、ＥＥＰＲＯＭに記
憶する内容のうち、暗証番号やマイクロコンピュータの
制御プログラムのように。
絶対に書き替えられてはならない内容と、書き替えられ
ても後でまた修正可能か、あるいは書き替えられても悪
用できないような内容のものとに大別できる。従来のＥ
ＥＰＲＯＭでは、構造的にすべてのデータが書き替えら
れる可能性があった。
ても後でまた修正可能か、あるいは書き替えられても悪
用できないような内容のものとに大別できる。従来のＥ
ＥＰＲＯＭでは、構造的にすべてのデータが書き替えら
れる可能性があった。
メモリマトリクス中に書き替え不可能なデータを配置す
るためには、その箇所にだけ異なる素子、。
るためには、その箇所にだけ異なる素子、。
例えばＰＲＯＭ （Ｐｒｏｇｒａｍａｂｌｅ Ｒｅａ
ｄ ＯｎｌｙＭｅ＋＊ｏｒｙ）を並列に使用する必要
がある。一方。
ｄ ＯｎｌｙＭｅ＋＊ｏｒｙ）を並列に使用する必要
がある。一方。
ＩＣカードは強度的には非常に弱く、内蔵されるＩＣチ
ップ数が極力少ない方が信頼性は向上するため、マイク
ロコンピュータの他に複数個のチップを内蔵させること
は困難であった１本実施例においては、第２図に示すよ
うに、ＩＣカードにマイクロコンピュータ２６の他に１
チツプのＥＥＰＲＯＭ２７を内蔵すればよく、かつ書込
み／消去不可能エリアを任意に設定できるので、融通性
に富み、ＩＣカードの適用分野を拡大させることができ
る。
ップ数が極力少ない方が信頼性は向上するため、マイク
ロコンピュータの他に複数個のチップを内蔵させること
は困難であった１本実施例においては、第２図に示すよ
うに、ＩＣカードにマイクロコンピュータ２６の他に１
チツプのＥＥＰＲＯＭ２７を内蔵すればよく、かつ書込
み／消去不可能エリアを任意に設定できるので、融通性
に富み、ＩＣカードの適用分野を拡大させることができ
る。
以上説明したように、本発明によれば、ＥＥＰＲＯＭ内
に書込み／消去不可能なエリアを選択的に設けることが
できるので、ＩＣカードに内蔵すれば悪用防止等に極め
て有効である。
に書込み／消去不可能なエリアを選択的に設けることが
できるので、ＩＣカードに内蔵すれば悪用防止等に極め
て有効である。
第１図は本発明の一実施例を示すＩＣメモリ装置の内部
ブロック図、第２図は本発明のＩＣメモリを内蔵したＩ
Ｃカードの構造図である。 １：メモリセルユニット、２：Ｘデコーダ、３：Ｙデコ
ーダ、４：データバッファ、５：フローティングゲート
形ＭＯ３−ＦＥＴ、７ ：センスアンプ、１７〜２１，
２３：ＭＯＳ−ＦＥＴ、２２：ヒユーズ、２８：書込み
／消去制御回路、２９：読出し制御回路、３０：書込み
／消去およびヒユーズ切断回路。 特許出願人 株式会社日立製作所 、−
ブロック図、第２図は本発明のＩＣメモリを内蔵したＩ
Ｃカードの構造図である。 １：メモリセルユニット、２：Ｘデコーダ、３：Ｙデコ
ーダ、４：データバッファ、５：フローティングゲート
形ＭＯ３−ＦＥＴ、７ ：センスアンプ、１７〜２１，
２３：ＭＯＳ−ＦＥＴ、２２：ヒユーズ、２８：書込み
／消去制御回路、２９：読出し制御回路、３０：書込み
／消去およびヒユーズ切断回路。 特許出願人 株式会社日立製作所 、−
Claims (1)
- （１）電気的に書込みおよび消去が可能なメモリセル・
マトリクスを有する読出専用メモリ装置において、該メ
モリセル・マトリクスのブロックごとに、ヒューズ等の
恒久破壊素子と該破壊素子を破壊する手段を備え、特定
アドレスを入力したときのみ、上記破壊手段を動作させ
て、書込みおよび消去を不可能にすることを特徴とする
ＩＣメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17542185A JPH0734313B2 (ja) | 1985-08-09 | 1985-08-09 | Ｉｃメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17542185A JPH0734313B2 (ja) | 1985-08-09 | 1985-08-09 | Ｉｃメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6236800A true JPS6236800A (ja) | 1987-02-17 |
| JPH0734313B2 JPH0734313B2 (ja) | 1995-04-12 |
Family
ID=15995801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17542185A Expired - Lifetime JPH0734313B2 (ja) | 1985-08-09 | 1985-08-09 | Ｉｃメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0734313B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01292489A (ja) * | 1988-05-20 | 1989-11-24 | Nippon Motoroola Kk | ヒューズ切断用ｃｍｏｓ回路 |
| US5086216A (en) * | 1988-06-28 | 1992-02-04 | Schlumberger Industries | Memory card with fuses and a system for handling such memory cards |
| JPH07287985A (ja) * | 1993-11-30 | 1995-10-31 | Sgs Thomson Microelettronica Spa | 画一的に集積された記憶装置 |
| JP2741635B2 (ja) * | 1991-03-14 | 1998-04-22 | ジェムプリュス カード アンテルナショナル | 特にｉｃカード用の集積回路メモリのプログラミング方法 |
| JP2008140018A (ja) * | 2006-11-30 | 2008-06-19 | Denso Corp | 電子制御装置 |
| JP2009157981A (ja) * | 2007-12-26 | 2009-07-16 | Fujitsu Microelectronics Ltd | 半導体装置およびその制御方法、並びに電子機器 |
| JP2010182404A (ja) * | 2009-02-05 | 2010-08-19 | Thomson Licensing | 偽造に耐えられる固定記憶のオプションをもつ不揮発性記憶装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57128068A (en) * | 1981-01-30 | 1982-08-09 | Nec Corp | Semiconductor memory storage |
| JPS58133699A (ja) * | 1982-02-02 | 1983-08-09 | Omron Tateisi Electronics Co | 固定デ−タ記憶カ−ド |
| JPS58211254A (ja) * | 1982-06-03 | 1983-12-08 | Nec Corp | 蓄積プログラム制御方式 |
| JPS6075948A (ja) * | 1983-10-03 | 1985-04-30 | Nec Corp | Ｒａｍのアドレス方式 |
-
1985
- 1985-08-09 JP JP17542185A patent/JPH0734313B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57128068A (en) * | 1981-01-30 | 1982-08-09 | Nec Corp | Semiconductor memory storage |
| JPS58133699A (ja) * | 1982-02-02 | 1983-08-09 | Omron Tateisi Electronics Co | 固定デ−タ記憶カ−ド |
| JPS58211254A (ja) * | 1982-06-03 | 1983-12-08 | Nec Corp | 蓄積プログラム制御方式 |
| JPS6075948A (ja) * | 1983-10-03 | 1985-04-30 | Nec Corp | Ｒａｍのアドレス方式 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01292489A (ja) * | 1988-05-20 | 1989-11-24 | Nippon Motoroola Kk | ヒューズ切断用ｃｍｏｓ回路 |
| US5086216A (en) * | 1988-06-28 | 1992-02-04 | Schlumberger Industries | Memory card with fuses and a system for handling such memory cards |
| JP2741635B2 (ja) * | 1991-03-14 | 1998-04-22 | ジェムプリュス カード アンテルナショナル | 特にｉｃカード用の集積回路メモリのプログラミング方法 |
| JPH07287985A (ja) * | 1993-11-30 | 1995-10-31 | Sgs Thomson Microelettronica Spa | 画一的に集積された記憶装置 |
| JP2008140018A (ja) * | 2006-11-30 | 2008-06-19 | Denso Corp | 電子制御装置 |
| JP2009157981A (ja) * | 2007-12-26 | 2009-07-16 | Fujitsu Microelectronics Ltd | 半導体装置およびその制御方法、並びに電子機器 |
| JP2010182404A (ja) * | 2009-02-05 | 2010-08-19 | Thomson Licensing | 偽造に耐えられる固定記憶のオプションをもつ不揮発性記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0734313B2 (ja) | 1995-04-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2663401B2 (ja) | 不正防止装置を備えるメモリ付き集積回路 | |
| KR0172366B1 (ko) | 불휘발성 반도체 메모리 장치의 독출 및 프로그램 방법과 그 회로 | |
| JPH035995A (ja) | 不揮発性半導体記憶装置 | |
| JPS6380351A (ja) | 不正防止装置を備える、秘密デ−タの記憶および処理用集積回路 | |
| US4805151A (en) | Nonvolatile semiconductor memory device | |
| JPS63102096A (ja) | 電気的にプログラム可能な不揮発性メモリを含む論理回路形集積回路 | |
| JPS6236800A (ja) | Ｉｃメモリ装置 | |
| JP3193810B2 (ja) | 不揮発性半導体記憶装置及びその試験方法 | |
| US6215717B1 (en) | Semiconductor memory device for reducing a time needed for performing a protecting operation | |
| US5554868A (en) | Non-volatile semiconductor memory device | |
| US6115293A (en) | Non-volatile semiconductor memory device | |
| JP2001109666A (ja) | 不揮発性半導体記憶装置 | |
| JPS61249156A (ja) | 半導体記憶装置 | |
| JPH0562484A (ja) | 不揮発性半導体記憶装置 | |
| JPS6252798A (ja) | 半導体記憶装置 | |
| US7554845B2 (en) | EEPROM cell and EEPROM block | |
| JPH0223595A (ja) | 不揮発性半導体記憶装置の書込み方法 | |
| JPS63106852A (ja) | 電気的にプログラム可能な不揮発性メモリのプログラミング用の安全デバイス | |
| US5638324A (en) | Flash memory device | |
| KR100572564B1 (ko) | 불휘발성 메모리장치의 오동작 방지회로 | |
| JPH07169288A (ja) | 一括消去型不揮発性記憶装置 | |
| JPH04124790A (ja) | Ｒａｍカード | |
| JPH02265089A (ja) | メモリカード | |
| JPS59135699A (ja) | 半導体記憶装置 | |
| JPH07244993A (ja) | 半導体記憶装置 |