JPS63102371A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS63102371A JPS63102371A JP61248755A JP24875586A JPS63102371A JP S63102371 A JPS63102371 A JP S63102371A JP 61248755 A JP61248755 A JP 61248755A JP 24875586 A JP24875586 A JP 24875586A JP S63102371 A JPS63102371 A JP S63102371A
- Authority
- JP
- Japan
- Prior art keywords
- type
- layer
- epitaxial layer
- conductivity type
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＭｉｓ （金属〜絶縁物−半導体）型不揮発性
記憶素子を備えた半導体装置の高集積化をはかることの
できる製造方法に関するものである。
記憶素子を備えた半導体装置の高集積化をはかることの
できる製造方法に関するものである。
従来の技術
半導体プロセス技術の進歩に伴ない、半導体集債回路の
高性能化、高機能化が進む中で、同一チップ上にＭ Ｉ
Ｓ型不揮発性記憶素子を用いた電気的書き換え可能な
ＲＯＭ（ＥＥＰＲＯＭ）とマイクロコンピュータなどの
コントロール回路機能を共存させるデバイスに対する要
求が高まりつつある。たとえば、ＭＩＳ型不型光揮発性
記憶素子つとして、シリコン基板上に薄い酸化膜を形成
し、その上に窒化シリコン膜を形成させ、さらにその上
にゲート電極を形成したＭＮＯＳ （金属−窒化シリコ
ン膜−酸化シリコン膜−半導体）構造の不揮発性メモリ
トランジスタがよく知られているが、このＭＮＯＳメモ
リトランジスタを用いたメモリ回路部と、このメモリ回
路をコントロールする制御回路部とを同一チップ上に共
存させたＭＮＯＳメモリ内蔵ｌチップマイクロコンピュ
ータがある。
高性能化、高機能化が進む中で、同一チップ上にＭ Ｉ
Ｓ型不揮発性記憶素子を用いた電気的書き換え可能な
ＲＯＭ（ＥＥＰＲＯＭ）とマイクロコンピュータなどの
コントロール回路機能を共存させるデバイスに対する要
求が高まりつつある。たとえば、ＭＩＳ型不型光揮発性
記憶素子つとして、シリコン基板上に薄い酸化膜を形成
し、その上に窒化シリコン膜を形成させ、さらにその上
にゲート電極を形成したＭＮＯＳ （金属−窒化シリコ
ン膜−酸化シリコン膜−半導体）構造の不揮発性メモリ
トランジスタがよく知られているが、このＭＮＯＳメモ
リトランジスタを用いたメモリ回路部と、このメモリ回
路をコントロールする制御回路部とを同一チップ上に共
存させたＭＮＯＳメモリ内蔵ｌチップマイクロコンピュ
ータがある。
このようなＭＩＳ型不型光揮発性記憶素子なるメモリ回
路部と、ＭＩＳ型電界効果トランジスタからなる周辺回
路部とを同一基板上に共存させた半導体装置においては
、メモリ以外の周辺回路を同一チップ上に集積するので
、チップの消費電力が増加し、このため、チップの温度
上昇が起こり、同一チップ上に共存させた不揮発性記憶
素子の記憶保持特性に悪い影響を与え、これを防ぐため
、周辺回路部はできるだけ低消費電力化が可能なＣＭＯ
８（相補Ｍ ＯＳ ）化することが必要である。
路部と、ＭＩＳ型電界効果トランジスタからなる周辺回
路部とを同一基板上に共存させた半導体装置においては
、メモリ以外の周辺回路を同一チップ上に集積するので
、チップの消費電力が増加し、このため、チップの温度
上昇が起こり、同一チップ上に共存させた不揮発性記憶
素子の記憶保持特性に悪い影響を与え、これを防ぐため
、周辺回路部はできるだけ低消費電力化が可能なＣＭＯ
８（相補Ｍ ＯＳ ）化することが必要である。
不揮発性記憶素子とＣＭＯ３素子とを同一チップ上に共
存させるためには、不揮発性記憶素子とＣＭ ＯＳ素子
とを電気的に分離する必要があり、従来は第２図に示す
ように、一導電型の半導体基板上に反対導電型のエピタ
キシャル層を形成し、前記エピタキシャル層を同一導電
型の拡散層により分離し、この分離されたエピタキシャ
ル層内に不揮発性記憶素子を形成し、一方ＣＭＯＳ素子
をエピタキシャル層およびエピタキシャル層内のウェル
領域に形成して分離する方法が通常であった。
存させるためには、不揮発性記憶素子とＣＭ ＯＳ素子
とを電気的に分離する必要があり、従来は第２図に示す
ように、一導電型の半導体基板上に反対導電型のエピタ
キシャル層を形成し、前記エピタキシャル層を同一導電
型の拡散層により分離し、この分離されたエピタキシャ
ル層内に不揮発性記憶素子を形成し、一方ＣＭＯＳ素子
をエピタキシャル層およびエピタキシャル層内のウェル
領域に形成して分離する方法が通常であった。
発明が解決しようとする問題点
しかしながら、従来の製造方法ではＣＭ ＯＳのウェル
領域の空乏層と基板の空乏層が接近してウェル領域が基
板と同電位とならないようにするために、エピタキシャ
ル層の厚みを十分厚（（通常１５〜２０μｍ）しており
、このため不揮発性記憶素子を分離する分離拡散層を非
常に深（拡散させる必要があり、それに伴い分離拡散の
横方向の拡散も非常に大きくなり、分離に要する面積を
増大させ、その結果メモリ回路部の集積度があまり上が
らないといった欠点を有していた。
領域の空乏層と基板の空乏層が接近してウェル領域が基
板と同電位とならないようにするために、エピタキシャ
ル層の厚みを十分厚（（通常１５〜２０μｍ）しており
、このため不揮発性記憶素子を分離する分離拡散層を非
常に深（拡散させる必要があり、それに伴い分離拡散の
横方向の拡散も非常に大きくなり、分離に要する面積を
増大させ、その結果メモリ回路部の集積度があまり上が
らないといった欠点を有していた。
本発明の目的は、ＭＩＳ型不型光揮発性記憶素子びＣＭ
Ｏ３回路を同一チップ上に共存させる際に、ＭＩＳ型不
型光揮発性記憶素子離に必要な面問題点を解決するため
の手段 上記目的を達成するために、本発明は一導電型半導体基
板に反対導電型の埋め込み層を形成する工程と、前記基
板上に同基板と同一導電型のエピタキシャル層を形成す
る工程と、前記エピタキシャル層に、反対導電型の第１
のウェル領域および前記埋め込み層に達して前記エピタ
キシャル層を分離する第２のウェル領域を形成する工程
と、前記第１のウェル領域内にＭＩＳ型不揮発性記憶素
子を形成する工程と、前記第２のウェル領域内に同一導
電型のＭＩＳ型電界効果トランジスタを形成する工程と
、前記分離されたエピタキシャル層内に反対導電型のＭ
ＩＳ型電界効果トランジスタを形成する工程とを備えた
半導体装置の製造方法である。
Ｏ３回路を同一チップ上に共存させる際に、ＭＩＳ型不
型光揮発性記憶素子離に必要な面問題点を解決するため
の手段 上記目的を達成するために、本発明は一導電型半導体基
板に反対導電型の埋め込み層を形成する工程と、前記基
板上に同基板と同一導電型のエピタキシャル層を形成す
る工程と、前記エピタキシャル層に、反対導電型の第１
のウェル領域および前記埋め込み層に達して前記エピタ
キシャル層を分離する第２のウェル領域を形成する工程
と、前記第１のウェル領域内にＭＩＳ型不揮発性記憶素
子を形成する工程と、前記第２のウェル領域内に同一導
電型のＭＩＳ型電界効果トランジスタを形成する工程と
、前記分離されたエピタキシャル層内に反対導電型のＭ
ＩＳ型電界効果トランジスタを形成する工程とを備えた
半導体装置の製造方法である。
作用
本発明の製造方法によれば、不揮発性記憶素子はエピタ
キシャル層のウェル領域内に分離可能となり、従来のエ
ピタキシャル層表面からの分離拡散工程は必要なく、分
離に要する面積を非常に小さくすることが可能となる。
キシャル層のウェル領域内に分離可能となり、従来のエ
ピタキシャル層表面からの分離拡散工程は必要なく、分
離に要する面積を非常に小さくすることが可能となる。
実施例
以下、具体的な実施例を図面を用いて説明する。
第１図ａ”−ｅは、本発明の製造方法の一実施例を示し
た工程順断面図である。
た工程順断面図である。
まず、第１図ａに示すように、ｎ型シリコン基板１上に
通常の選択拡散技術によりＰ型の埋め込み層２を形成し
、ついでジクロルシラン（Ｓｉ８２Ｃｅ２ ）の熱分解
を利用してｎ型のエピタキシャル層３を形成させる。本
実施例では、ｎ型のシリコン基板１に、不純物濃度２Ｘ
１０ｃｍ 程度のものを用い、ｎ型のエピタキシャル
層３は、リンをＩ Ｘ １０ ”ｃｍ”−’程度の濃度
、厚みを７μｍとした。
通常の選択拡散技術によりＰ型の埋め込み層２を形成し
、ついでジクロルシラン（Ｓｉ８２Ｃｅ２ ）の熱分解
を利用してｎ型のエピタキシャル層３を形成させる。本
実施例では、ｎ型のシリコン基板１に、不純物濃度２Ｘ
１０ｃｍ 程度のものを用い、ｎ型のエピタキシャル
層３は、リンをＩ Ｘ １０ ”ｃｍ”−’程度の濃度
、厚みを７μｍとした。
また、Ｐ型の埋め込み層２は、ボロンを不純物として用
い、その濃度を１０１８ ｃｍ ３程度とした。
い、その濃度を１０１８ ｃｍ ３程度とした。
次に、第１図すに示すように、エピタキシャル層３の表
面から第１のＰ型ウェル層４と、埋め込み層２に達する
第２のＰ型ウェル層５を形成させる。この工程では、第
２のＰ型ウェル層５と埋め込み層２により、エピタキシ
ャル層を分離することができ、ｎ型の分離エピタキシャ
ル層６が形成できる。本実施例では、第１のウェル層４
と第２のウェル層５とは同時に形成させ、両ウェルとも
、その不純物表面温度を約１×１０ Ｃ１１、拡散深さ
を約５μｍとした。また、同ウェル層を形成する熱処理
において、Ｐ型の埋め込み層２が上部にも拡散するので
、ウェル層５とＰ型の埋め込み層が十分オーバーラツプ
するように熱処理条件を制御した。
面から第１のＰ型ウェル層４と、埋め込み層２に達する
第２のＰ型ウェル層５を形成させる。この工程では、第
２のＰ型ウェル層５と埋め込み層２により、エピタキシ
ャル層を分離することができ、ｎ型の分離エピタキシャ
ル層６が形成できる。本実施例では、第１のウェル層４
と第２のウェル層５とは同時に形成させ、両ウェルとも
、その不純物表面温度を約１×１０ Ｃ１１、拡散深さ
を約５μｍとした。また、同ウェル層を形成する熱処理
において、Ｐ型の埋め込み層２が上部にも拡散するので
、ウェル層５とＰ型の埋め込み層が十分オーバーラツプ
するように熱処理条件を制御した。
次に、第１図Ｃに示すように、窒化シリコン膜を用いた
選択酸化技術によりフィールド酸化膜７を形成する。本
実施例では膜厚を８０００Ａとした。ついで、ゲート絶
縁膜、ゲート電極となる材料を全面に被着後、フォトエ
ツチング技術によりパターンニングを行い、ゲート絶縁
膜８，１０、ゲート電極９，１１を形成する。本実施例
ではゲート絶縁膜８，１０として二酸化シリコン膜を用
い、その膜厚を５０ＯＡとした。また、ゲート電極９，
１１としては、リンをドープ（１０ｃ＋ａ 程度）し
たポリシリコン膜を用い、膜厚を５０００Ａとした。
選択酸化技術によりフィールド酸化膜７を形成する。本
実施例では膜厚を８０００Ａとした。ついで、ゲート絶
縁膜、ゲート電極となる材料を全面に被着後、フォトエ
ツチング技術によりパターンニングを行い、ゲート絶縁
膜８，１０、ゲート電極９，１１を形成する。本実施例
ではゲート絶縁膜８，１０として二酸化シリコン膜を用
い、その膜厚を５０ＯＡとした。また、ゲート電極９，
１１としては、リンをドープ（１０ｃ＋ａ 程度）し
たポリシリコン膜を用い、膜厚を５０００Ａとした。
次に、第１図ｄに示すように、非常に薄い酸化シリコン
膜１２を８００℃、酸素雰囲気中で酸化して形成し、つ
いで酸化シリコン膜１２上に、シラン（ＳｉＨ４）とア
ンモニア（ＮＨ３）の化学反応に基づ（気相成長法によ
り窒化シリコン膜１３を形成させ、さらに窒化シリコン
膜１３上にゲート電極１４となりうるリンをドープ（１
０ｃ＋ｗ 程度）したポリシリコン膜を被着させ、フ
オトエ・ンチング技術によりパターンニングを行う。本
実施例では、酸化シリコン膜１２は、トンネリング媒体
となりうるように、膜厚を２０Ａとし、窒化シリコン膜
１３は、成長温度７５０℃、ガス流量比ＮＨｓ／５ｉＨ
４＝５０の条件下で５００Ａ成長させた。
膜１２を８００℃、酸素雰囲気中で酸化して形成し、つ
いで酸化シリコン膜１２上に、シラン（ＳｉＨ４）とア
ンモニア（ＮＨ３）の化学反応に基づ（気相成長法によ
り窒化シリコン膜１３を形成させ、さらに窒化シリコン
膜１３上にゲート電極１４となりうるリンをドープ（１
０ｃ＋ｗ 程度）したポリシリコン膜を被着させ、フ
オトエ・ンチング技術によりパターンニングを行う。本
実施例では、酸化シリコン膜１２は、トンネリング媒体
となりうるように、膜厚を２０Ａとし、窒化シリコン膜
１３は、成長温度７５０℃、ガス流量比ＮＨｓ／５ｉＨ
４＝５０の条件下で５００Ａ成長させた。
次に、第１図ｅに示すようにフォトレジストおよびフィ
ールド酸化膜を用いたセルファライン技術を用いて、Ｐ
型の不純物イオンおよびｎ型の不純物イオンを注入し、
ｎ型拡散層１５．１６．１７゜１８、Ｐ型拡散層１９．
２０を形成し、ＣＭＯＳトランジスタおよびＭ Ｎ Ｏ
Ｓメモリトランジスタの各々のソース、ドレインとした
。本実施例では、Ｐ型の不純物イオンとしてＢ＋イオン
、ｎ型の不純物イオンとしてＡｓ＋イオンを用いた。
ールド酸化膜を用いたセルファライン技術を用いて、Ｐ
型の不純物イオンおよびｎ型の不純物イオンを注入し、
ｎ型拡散層１５．１６．１７゜１８、Ｐ型拡散層１９．
２０を形成し、ＣＭＯＳトランジスタおよびＭ Ｎ Ｏ
Ｓメモリトランジスタの各々のソース、ドレインとした
。本実施例では、Ｐ型の不純物イオンとしてＢ＋イオン
、ｎ型の不純物イオンとしてＡｓ＋イオンを用いた。
最後に層間絶縁膜形成、コンタクト形成、配線形成、保
護膜形成工程を行うことでＭＮＯ８型不揮発性記憶素子
とＣＭＯ３素子とを同一チップ上に共存させた半導体装
置を作製することができる。
護膜形成工程を行うことでＭＮＯ８型不揮発性記憶素子
とＣＭＯ３素子とを同一チップ上に共存させた半導体装
置を作製することができる。
発明の効果
以上のように、本発明の製造方法によれば、従来のエピ
タキシャル層表面からの分離拡散工程が必要な（、分離
に要する面積を大幅に減少でき、ＭＩＳ型不揮発性記憶
素子を備えた半導体装置の高集積化に大きく寄与するも
のである。
タキシャル層表面からの分離拡散工程が必要な（、分離
に要する面積を大幅に減少でき、ＭＩＳ型不揮発性記憶
素子を備えた半導体装置の高集積化に大きく寄与するも
のである。
【図面の簡単な説明】
第１図ａ −ｅは本発明の一実施例である半導体装置の
製造方法を示す工程順断面図、第２図は従来の製造方法
により得られる半導体装置の断面構造図である。 １・・・・・・ｎ型シリコン基板、２・・・・・・Ｐ型
埋込層、３・・・・・・ｎ型エピタキシャル層、４，５
・・・・・・Ｐ型ウェル層、６・・・・・・分離エピタ
キシャル層、７・・・・・・フィールド酸化膜、８・・
・・・・ゲート絶縁膜、９・・・・・・ゲート電極、１
０・・・・・・ゲート絶縁膜、１１・・・・・・ゲート
電極、１２・・・・・・酸化シリコン膜、１３・・・・
・・窒化シリコン膜、１４・・・・・・ゲート電極、１
５〜１８・・・・・・ｎ型拡散層、１９．２０・・・・
・・Ｐ型拡散層。
製造方法を示す工程順断面図、第２図は従来の製造方法
により得られる半導体装置の断面構造図である。 １・・・・・・ｎ型シリコン基板、２・・・・・・Ｐ型
埋込層、３・・・・・・ｎ型エピタキシャル層、４，５
・・・・・・Ｐ型ウェル層、６・・・・・・分離エピタ
キシャル層、７・・・・・・フィールド酸化膜、８・・
・・・・ゲート絶縁膜、９・・・・・・ゲート電極、１
０・・・・・・ゲート絶縁膜、１１・・・・・・ゲート
電極、１２・・・・・・酸化シリコン膜、１３・・・・
・・窒化シリコン膜、１４・・・・・・ゲート電極、１
５〜１８・・・・・・ｎ型拡散層、１９．２０・・・・
・・Ｐ型拡散層。
Claims (1)
- （１）一導電型半導体基板に反対導電型の埋め込み層を
形成する工程と、前記基板上に同一導電型のエピタキシ
ャル層を形成する工程と、前記エピタキシャル層に反対
導電型の第１のウェル領域および前記埋め込み拡散領域
に達して前記エピタキシャル層を分離する第２のウェル
領域を形成する工程と、前記第１のウェル領域内にＭＩ
Ｓ型不揮発性記憶素子を形成する工程と、前記第２のウ
ェル領域内に同一導電型のＭＩＳ型電界効果トランジス
タを形成する工程と、前記分離されたエピタキシャル層
内に反対導電型のＭＩＳ型電界効果トランジスタを形成
する工程とを備えたことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61248755A JPS63102371A (ja) | 1986-10-20 | 1986-10-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61248755A JPS63102371A (ja) | 1986-10-20 | 1986-10-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63102371A true JPS63102371A (ja) | 1988-05-07 |
Family
ID=17182893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61248755A Pending JPS63102371A (ja) | 1986-10-20 | 1986-10-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63102371A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006032688A (ja) * | 2004-07-16 | 2006-02-02 | Fujitsu Ltd | 固体撮像装置 |
-
1986
- 1986-10-20 JP JP61248755A patent/JPS63102371A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006032688A (ja) * | 2004-07-16 | 2006-02-02 | Fujitsu Ltd | 固体撮像装置 |
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