JPH0221648A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0221648A JPH0221648A JP63170683A JP17068388A JPH0221648A JP H0221648 A JPH0221648 A JP H0221648A JP 63170683 A JP63170683 A JP 63170683A JP 17068388 A JP17068388 A JP 17068388A JP H0221648 A JPH0221648 A JP H0221648A
- Authority
- JP
- Japan
- Prior art keywords
- well
- region
- semiconductor device
- epitaxial layer
- concentration
- Prior art date
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- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、バイポーラトランジスタとＭＯＳトランジス
タの混載ＬＳＩ（大規模集積回路）を構成する半導体装
置及びその製造方法に関する。
タの混載ＬＳＩ（大規模集積回路）を構成する半導体装
置及びその製造方法に関する。
（従来の技術）
従来は、バイポーラ素子とＭＯＳ素子を同一半導体基板
上に形成する際には、Ｐ型シリコン基板上に選択的に埋
込みＮ ”１３（域を形成し、その後Ｐ型エピタキシャ
ル層を２．０〜５．０μｍ形成し、バイポーラトランジ
スタとＰＭＯＳトランジスタを形成する領域にＮウェル
を、ＮＭＯＳトランジスタ形成領域とバイポーラトラン
ジスタの素子分離領域にＰウェルを、イオン注入法とリ
ソグラフィー法を用いて選択的に不純物注入して形成し
、１１００℃以上の熱処理を用いてウェル拡散を行なっ
てウェルを形成し、その後ＭＯ３、バイポーラ素子を通
常の方法を用いて形成している。
上に形成する際には、Ｐ型シリコン基板上に選択的に埋
込みＮ ”１３（域を形成し、その後Ｐ型エピタキシャ
ル層を２．０〜５．０μｍ形成し、バイポーラトランジ
スタとＰＭＯＳトランジスタを形成する領域にＮウェル
を、ＮＭＯＳトランジスタ形成領域とバイポーラトラン
ジスタの素子分離領域にＰウェルを、イオン注入法とリ
ソグラフィー法を用いて選択的に不純物注入して形成し
、１１００℃以上の熱処理を用いてウェル拡散を行なっ
てウェルを形成し、その後ＭＯ３、バイポーラ素子を通
常の方法を用いて形成している。
第５図に従来技術により形成したバイポーラ、ＭＯＳ混
載ＬＳＩの断面構造を示し、第６図にＮウェル部の濃度
プロファイル、第７図にＰウェル部の濃度プロファイル
を示す、第５図において６１はＰ型基板、６２は埋込み
Ｎ＋領領域６３６７はＮウェル、６４は素子分離領域、
６うは埋込みＮ＋取り出し電極、６６はＰウェル、６８
はゲート酸１ヒ膜、６９はゲート多結晶シリコン、７０
は眉間絶縁膜、７１はエミッタ多結晶シリコン、７２は
Ｎ′″エミッタ、７３は内部ベース、７４はフィールド
Ｐ 層、７７はＬＤＤ横遣のＮ −領域、７８はＮ ＋
領域、７９はＰ ゛領域８０は外部ベース、８１はＬＤ
Ｄ形成形成壁側８２は眉間絶縁膜、８３はＡｊ電極であ
る。
載ＬＳＩの断面構造を示し、第６図にＮウェル部の濃度
プロファイル、第７図にＰウェル部の濃度プロファイル
を示す、第５図において６１はＰ型基板、６２は埋込み
Ｎ＋領領域６３６７はＮウェル、６４は素子分離領域、
６うは埋込みＮ＋取り出し電極、６６はＰウェル、６８
はゲート酸１ヒ膜、６９はゲート多結晶シリコン、７０
は眉間絶縁膜、７１はエミッタ多結晶シリコン、７２は
Ｎ′″エミッタ、７３は内部ベース、７４はフィールド
Ｐ 層、７７はＬＤＤ横遣のＮ −領域、７８はＮ ＋
領域、７９はＰ ゛領域８０は外部ベース、８１はＬＤ
Ｄ形成形成壁側８２は眉間絶縁膜、８３はＡｊ電極であ
る。
（発明が解決しようとする課題）
上記従来技術を用いると、Ｍ ＯＳが微細化されるに従
い、例えばＭＯＳのショートチャネル効果が生じるのを
防止するため、Ｎウェル６７の濃度が増加し、同じＮウ
ェル６３をノくイボーラ素子に用いた場合、バイポーラ
素子のコレクタ濃度が増大することになる。バイポーラ
素子のコレクタ濃度が増大すると、バイポーラ素子の基
本性能であるベース・コレクタ間の耐圧＜ ｓ ｖ ｃ
ａｏ ）とアーリー電圧（■ＡＦ）が劣化する。
い、例えばＭＯＳのショートチャネル効果が生じるのを
防止するため、Ｎウェル６７の濃度が増加し、同じＮウ
ェル６３をノくイボーラ素子に用いた場合、バイポーラ
素子のコレクタ濃度が増大することになる。バイポーラ
素子のコレクタ濃度が増大すると、バイポーラ素子の基
本性能であるベース・コレクタ間の耐圧＜ ｓ ｖ ｃ
ａｏ ）とアーリー電圧（■ＡＦ）が劣化する。
又、従来技術では上記Ｐ型エピタキシャル層を用いる事
により、Ｎウェル６３，６７をＭＯＳ或いはバイポーラ
に必要な濃度プロファイルＧこするためにウェル拡散が
必要となるが、ウェル拡散を行うと、Ｎウェル６３と６
７のパンチスル一対策用として埋込みＰ ”ＩＪＪ域
８４を形成したとしても、上方への拡散が激しく起こり
、ＭＯＳの特性に影響を与える。即ち、埋込みＰ ゛領
域の濃度には限界が生じる。
により、Ｎウェル６３，６７をＭＯＳ或いはバイポーラ
に必要な濃度プロファイルＧこするためにウェル拡散が
必要となるが、ウェル拡散を行うと、Ｎウェル６３と６
７のパンチスル一対策用として埋込みＰ ”ＩＪＪ域
８４を形成したとしても、上方への拡散が激しく起こり
、ＭＯＳの特性に影響を与える。即ち、埋込みＰ ゛領
域の濃度には限界が生じる。
またウェル拡散を行なってコレクタを形成した場合には
、コレクタａ度プロファイルが傾きをもつため、高を流
側でのバイポーラ特性が劣化しやすい。
、コレクタａ度プロファイルが傾きをもつため、高を流
側でのバイポーラ特性が劣化しやすい。
本発明は、高性能のバイポーラトランジスタと高性能の
ＭＯＳトランジスタを同時に混載し、かつソフトエラー
耐性に対しても強い半導体装置を実現する事を目的とす
る。
ＭＯＳトランジスタを同時に混載し、かつソフトエラー
耐性に対しても強い半導体装置を実現する事を目的とす
る。
［発明の構成］
（課題を解決するための手段）
本発明は、バイポーラトランジスタとＭＯＳトランジス
タの混載ＬＳＩを構成する半導体装置において、前記両
トランジスタか各々形成されるＮウェルの濃度か互に異
なることを特徴とする。
タの混載ＬＳＩを構成する半導体装置において、前記両
トランジスタか各々形成されるＮウェルの濃度か互に異
なることを特徴とする。
また本発明は、前記バイポーラトランジスタ形成のため
のＮウェルを構成するエピタキシャル層中のＮ型不純物
濃度を５×１５■−３〜２×１６、、−３の範囲に設定
し、この濃度のエピタキシャル層を前記バイポーラトラ
ンジスタのコレクタ（第１のＮウェル）に使用したこと
を特徴とする。また本発明は、前記バイポーラトランジ
スタに用いる埋込みＮ＋領領域ほかに、埋込みＰ＋領域
をＰウェル領域の下部になるべき位置に形成したことを
特徴とする。また本発明は、バイポーラトランジスタと
Ｍ ＯＳ ）ランジスタの混載ＬＳＩを構成する半導体
装置において、前記両トランジスタの各々に使用される
Ｎウェルの濃度が互に異なる半導体装置を得るに際し、
Ｐ型基板にＮ型エピタキシャル層を形成後、Ｐ Ｍ Ｏ
Ｓ領域にＮウェルＮＭＯ３領域にＰウェルを形成するた
めの不純物をイオン注入法で注入して、濃度を４ｘｌＯ
ａ。
のＮウェルを構成するエピタキシャル層中のＮ型不純物
濃度を５×１５■−３〜２×１６、、−３の範囲に設定
し、この濃度のエピタキシャル層を前記バイポーラトラ
ンジスタのコレクタ（第１のＮウェル）に使用したこと
を特徴とする。また本発明は、前記バイポーラトランジ
スタに用いる埋込みＮ＋領領域ほかに、埋込みＰ＋領域
をＰウェル領域の下部になるべき位置に形成したことを
特徴とする。また本発明は、バイポーラトランジスタと
Ｍ ＯＳ ）ランジスタの混載ＬＳＩを構成する半導体
装置において、前記両トランジスタの各々に使用される
Ｎウェルの濃度が互に異なる半導体装置を得るに際し、
Ｐ型基板にＮ型エピタキシャル層を形成後、Ｐ Ｍ Ｏ
Ｓ領域にＮウェルＮＭＯ３領域にＰウェルを形成するた
めの不純物をイオン注入法で注入して、濃度を４ｘｌＯ
ａ。
〜２ Ｘ １０１７ｃｘｒ−３とした第２のＮウェルと
Ｐウェルを形成することを特徴とする。また本発明は、
バイポーラトランジスタとＭＯＳトランジスタの混載Ｌ
ＳＩを構成°する半導体装置において、前記両トランジ
スタの各々に使用されるＮウェルの濃度が互に異なる半
導体装置を得るに際し、Ｐ型基板とＮ型エピタキシャル
層との間の埋込みＰ ＋領域の濃度をＩ×１０１６ａｌ
＋−３〜５×１７ｃ！！″３に設定し、かつ前記エピタ
キシャル層の厚みを１．０〜１，８μｍにして該エピタ
キシャル層を形成し、その後の熱処理を、１０５０°Ｃ
以上では１０分間以上行なわないよ・うにして、前記Ｐ
＋埋込み領域上のウェル拡散が行なわれないようにした
ことを特徴とする。
Ｐウェルを形成することを特徴とする。また本発明は、
バイポーラトランジスタとＭＯＳトランジスタの混載Ｌ
ＳＩを構成°する半導体装置において、前記両トランジ
スタの各々に使用されるＮウェルの濃度が互に異なる半
導体装置を得るに際し、Ｐ型基板とＮ型エピタキシャル
層との間の埋込みＰ ＋領域の濃度をＩ×１０１６ａｌ
＋−３〜５×１７ｃ！！″３に設定し、かつ前記エピタ
キシャル層の厚みを１．０〜１，８μｍにして該エピタ
キシャル層を形成し、その後の熱処理を、１０５０°Ｃ
以上では１０分間以上行なわないよ・うにして、前記Ｐ
＋埋込み領域上のウェル拡散が行なわれないようにした
ことを特徴とする。
即ち、本発明では、エピタキシャル層をＮ型にし、かつ
バイポーラトランジスタのコレクタとして必要な濃度を
あらかじめ注入しておき、さらにＰ、、ＭＯＳトランジ
スタのＮウェルは、このエピタキシャル層の濃度にさら
に追加する型で従来のイオン注入法を用いて形成するが
、コレクタのエピタキシャル層には何もせず、かつウェ
ル拡散は行なわないようにする。これにより埋込みＰ＋
領域の濃度を高くしても、上方に埋込み領域の不純物か
出ないようにする。このようにして、高性能なＭＯＳト
ランジスタとバイポーラトランジスタを同時に実現でき
、かつソフトエラーに対して強いデバイスが実現できる
ものである。
バイポーラトランジスタのコレクタとして必要な濃度を
あらかじめ注入しておき、さらにＰ、、ＭＯＳトランジ
スタのＮウェルは、このエピタキシャル層の濃度にさら
に追加する型で従来のイオン注入法を用いて形成するが
、コレクタのエピタキシャル層には何もせず、かつウェ
ル拡散は行なわないようにする。これにより埋込みＰ＋
領域の濃度を高くしても、上方に埋込み領域の不純物か
出ないようにする。このようにして、高性能なＭＯＳト
ランジスタとバイポーラトランジスタを同時に実現でき
、かつソフトエラーに対して強いデバイスが実現できる
ものである。
（実施例）
第１図（ａ）ないし第１図（Ｊ）は本発明の実施例を工
程順に示す断面図である。
程順に示す断面図である。
まず、Ｐ型で（１００）結晶面のシリコン半導体基板１
０上に絶縁Ｍｌｌを堆積し、写真蝕刻法により埋込みコ
レクタ領域の形成予定位置のみの絶縁Ｍｌｌを選択的に
除去して開口部１２を形成する。続いてこの開口部１２
からＳｂ（アンチモン）の気相拡散もしくはＡｓ（ヒ素
）またはｓｂのイオン注入によりＮ＋型の埋込みコレク
タ層１３を形成する（第１図（ａ））。
０上に絶縁Ｍｌｌを堆積し、写真蝕刻法により埋込みコ
レクタ領域の形成予定位置のみの絶縁Ｍｌｌを選択的に
除去して開口部１２を形成する。続いてこの開口部１２
からＳｂ（アンチモン）の気相拡散もしくはＡｓ（ヒ素
）またはｓｂのイオン注入によりＮ＋型の埋込みコレク
タ層１３を形成する（第１図（ａ））。
次に、上記絶縁１１ｇ１ｌを全面除去した後、写真蝕刻
法を用いて埋込みＮ＋碩域１３以外に埋込みＰ ゛領域
１６′をＢのイオン注入により形成する。
法を用いて埋込みＮ＋碩域１３以外に埋込みＰ ゛領域
１６′をＢのイオン注入により形成する。
この時Ｂのイオン注入条件は例えば１００にｅν、ドー
ズ量１．５ Ｘ １０１３ｃｍ−２としたく第１図（ｂ
））。
ズ量１．５ Ｘ １０１３ｃｍ−２としたく第１図（ｂ
））。
この時、埋込みコレクタ領域と埋込みＰ＋領域１６′は
セルファライン法を用いて形成しても良い。この後、エ
ピタキシャル成長法により基板１０上に不純物としてＰ
（リン）をＩ Ｘ １０１６ｃｍ −”程度含むＮ型エ
ピタキシャル層１４を形成する。
セルファライン法を用いて形成しても良い。この後、エ
ピタキシャル成長法により基板１０上に不純物としてＰ
（リン）をＩ Ｘ １０１６ｃｍ −”程度含むＮ型エ
ピタキシャル層１４を形成する。
このときの成長温度は例えば１１３０°Ｃであり、層１
４の厚みは１，２μｍである（第１図（Ｃ））。
４の厚みは１，２μｍである（第１図（Ｃ））。
次に、写真蝕刻法を用いてイオン注入用のマスク（図示
せず）を形成し、このマスクを用いて上記Ｎ型エピタキ
シャル層１４のＰＭＯ５形成領域にＰイオンを１６０に
ｅｖの加速エネルギー ５Ｘ１．０１２／ｃｍ２のドー
ズ量でイオン注入することによりＮウェル領域１５を選
択的に形成し、続いて別なイオン注入用のマスクを用い
てＢイオンを１００ＫｅＶの加速エネルギー ６×１ｏ
１２／ｃ１１２のドーズ量でイオン注入することにより
Ｐウェル領域上６を選択的に形成する（第１図（ｄ））
。
せず）を形成し、このマスクを用いて上記Ｎ型エピタキ
シャル層１４のＰＭＯ５形成領域にＰイオンを１６０に
ｅｖの加速エネルギー ５Ｘ１．０１２／ｃｍ２のドー
ズ量でイオン注入することによりＮウェル領域１５を選
択的に形成し、続いて別なイオン注入用のマスクを用い
てＢイオンを１００ＫｅＶの加速エネルギー ６×１ｏ
１２／ｃ１１２のドーズ量でイオン注入することにより
Ｐウェル領域上６を選択的に形成する（第１図（ｄ））
。
なお、この工程では始めにＰウェル領域１６を、次にＮ
ウェル領域１５を形成するようにしてもよい。
ウェル領域１５を形成するようにしてもよい。
続いて、Ｍ ＯＳ トランジスタどうし及びＭＯＳトラ
ンジスタとバイポーラトランジスタとを分離するための
フィールド酸化膜１７を選択酸化法により形成する。こ
のフィールド酸化膜１７の膜厚は６０００人程度である
。なお、このフィールド酸ｆヒ膜１７の形成に先立ちフ
ィールド反転防止用のイオン注入領域１８を自己整合的
に形成する。
ンジスタとバイポーラトランジスタとを分離するための
フィールド酸化膜１７を選択酸化法により形成する。こ
のフィールド酸化膜１７の膜厚は６０００人程度である
。なお、このフィールド酸ｆヒ膜１７の形成に先立ちフ
ィールド反転防止用のイオン注入領域１８を自己整合的
に形成する。
続いて全面に膜厚が１５０人程度のダミーゲート酸化膜
１９を熱酸化法により形成する。この後、上記ダミーゲ
ート酸化膜１９を通して上記Ｎウェル領域１５、Ｐウェ
ル領域上６それぞれの表面にＰチャネルＭＯＳトランジ
スタ、ＮチャネルＭＯＳトランジスタの閾値合わせ込み
用及びバンチスルー防止用のチャネルイオン注入領ｍ２
０．２１を形成する。上記Ｎウェル領域１５側のチャネ
ルイオン注入領域２０は、Ｂイオンを２０にｅνの加速
エネルギー、３×１０１２／ｃＩ＋２のドーズ量のイオ
ン注入、Ｐイオンを２４０にｅＶの加速エネルギー２×
１２／ａｍ２のドーズ量のイオン注入からなる２回のイ
オン注入により形成する。Ｐウェル領域１６側のチャネ
ルイオン注入領域２１は、Ｂイオンを２０ ＫｅＶの加
速エネルギー、４ Ｘ １０１２／１２のドーズ量でイ
オン注入することにより形成する。さらに、上記Ｎ型エ
ピタキシャル層１４にＰイオンを３２０にｅＶの加速エ
ネルギー、Ｉ×１０１６／■２のドーズ量でイオン注入
することにより、上記埋込みコレクタ層１３に接続され
たテープ（ＤｅｅＰ） Ｎ ＋型イオン注入領域２２を
形成する（第１図（ｅ））。
１９を熱酸化法により形成する。この後、上記ダミーゲ
ート酸化膜１９を通して上記Ｎウェル領域１５、Ｐウェ
ル領域上６それぞれの表面にＰチャネルＭＯＳトランジ
スタ、ＮチャネルＭＯＳトランジスタの閾値合わせ込み
用及びバンチスルー防止用のチャネルイオン注入領ｍ２
０．２１を形成する。上記Ｎウェル領域１５側のチャネ
ルイオン注入領域２０は、Ｂイオンを２０にｅνの加速
エネルギー、３×１０１２／ｃＩ＋２のドーズ量のイオ
ン注入、Ｐイオンを２４０にｅＶの加速エネルギー２×
１２／ａｍ２のドーズ量のイオン注入からなる２回のイ
オン注入により形成する。Ｐウェル領域１６側のチャネ
ルイオン注入領域２１は、Ｂイオンを２０ ＫｅＶの加
速エネルギー、４ Ｘ １０１２／１２のドーズ量でイ
オン注入することにより形成する。さらに、上記Ｎ型エ
ピタキシャル層１４にＰイオンを３２０にｅＶの加速エ
ネルギー、Ｉ×１０１６／■２のドーズ量でイオン注入
することにより、上記埋込みコレクタ層１３に接続され
たテープ（ＤｅｅＰ） Ｎ ＋型イオン注入領域２２を
形成する（第１図（ｅ））。
次に、上記ダミーゲート酸化膜１９を全面剥離した後、
酸化法により表面に１５０人程度の厚みのゲート酸化膜
２３を形成する。さらにその上にＣＶＤ法〈（ヒ学的気
相成長法）により多結晶シリコン層２４を所定の厚みに
堆積する。続いて、Ｐ拡散によりこの多結晶シリコン層
２４に不純物を導入して低抵抗化する（第１図（ｆ））
。
酸化法により表面に１５０人程度の厚みのゲート酸化膜
２３を形成する。さらにその上にＣＶＤ法〈（ヒ学的気
相成長法）により多結晶シリコン層２４を所定の厚みに
堆積する。続いて、Ｐ拡散によりこの多結晶シリコン層
２４に不純物を導入して低抵抗化する（第１図（ｆ））
。
次に、写真蝕刻法を用いて上記多結晶シリコン層２４及
びゲート酸化１１１２３をバターニングし。
びゲート酸化１１１２３をバターニングし。
ＭＯＳｈランジスタのゲート電極をＮウェル領域１５上
及びＰウェル領域１６上にそれぞれ残す。
及びＰウェル領域１６上にそれぞれ残す。
続いて前記フィールド酸化膜１７と写真蝕刻法と５０
ＫｅＶ ノ加速エネルギー ５ Ｘ １０１５／ｃｓｎ
２のドーズ量でイオン注入を行ない、Ｎウェル領域１
５の表面にＰ＋型のソース領域２５及びドレイン領域２
６を形成する。このとき、同時に前記埋込みコレクタ層
１３上のＮ型エピタキシャル層１４にもイオン注入を行
なって、バイポーラトランジスタの外部ベース領域２７
を形成する。次に、前記フィールド酸化膜１７と上記ゲ
ート電極をマスクにＰ ”４オンを６０にｅＶの加速エ
ネルギー４×１０１３／ａｍ２のドーズ量でイオン注入
を行ない、Ｐウェル領域１６の表面にＮ °型のソース
領域２８及びドレイン領域２つを形成する（第１図（ｇ
））。
ＫｅＶ ノ加速エネルギー ５ Ｘ １０１５／ｃｓｎ
２のドーズ量でイオン注入を行ない、Ｎウェル領域１
５の表面にＰ＋型のソース領域２５及びドレイン領域２
６を形成する。このとき、同時に前記埋込みコレクタ層
１３上のＮ型エピタキシャル層１４にもイオン注入を行
なって、バイポーラトランジスタの外部ベース領域２７
を形成する。次に、前記フィールド酸化膜１７と上記ゲ
ート電極をマスクにＰ ”４オンを６０にｅＶの加速エ
ネルギー４×１０１３／ａｍ２のドーズ量でイオン注入
を行ない、Ｐウェル領域１６の表面にＮ °型のソース
領域２８及びドレイン領域２つを形成する（第１図（ｇ
））。
次に、全面ニＣＶ Ｄ Ｓ ｉＯ２膜３０を２０００
人の厚みに堆積し、続いてＲＩＥ （反応性イオンエツ
チング法）等の異方性エツチング技術によりこのＣＶＤ
−３ｉ０２Ｍ３０をエツチングして、ＣＶＤ−８ｉｏ２
ｐｌＡ３０を前記ゲート電極の側面にのみ残す、そして
、上記Ｐウェル領域１６のみが露出するような図示しな
いマスクを形成した後、Ａｓイオンを５０にｅＶの加速
エネルギー、５×１０１５／ｃＩＩ２のドーズ量でイオ
ン注入を行なって、Ｐウェル領域１６の表面にＮ＋型の
ソース領域３１及びドレイン１１域３２を形成する。す
なわち、このＰウェル領域１６にはいわゆるＬＤＤＩｉ
ｌ造のＮチャネルＭＯＳトランジスタが形成されること
になる。続いて９００°Ｃ，０２雰囲気中で３０分間の
酸化を行なうことにより後酸化膜３３を形成する。さら
に続いてフォトレジスト等によりＰウニ、ル領域１５及
びＮウェル領域１６の表面を覆っ５×１３／′ｃＩ＋２
のドーズ量でイオン注入を行ない、前記埋込みコレクタ
層１３上のＮ型エピタキシャル層１４にＰ型の内部ベー
ス領域３４を形成する〈第１図（ｈ））。
人の厚みに堆積し、続いてＲＩＥ （反応性イオンエツ
チング法）等の異方性エツチング技術によりこのＣＶＤ
−３ｉ０２Ｍ３０をエツチングして、ＣＶＤ−８ｉｏ２
ｐｌＡ３０を前記ゲート電極の側面にのみ残す、そして
、上記Ｐウェル領域１６のみが露出するような図示しな
いマスクを形成した後、Ａｓイオンを５０にｅＶの加速
エネルギー、５×１０１５／ｃＩＩ２のドーズ量でイオ
ン注入を行なって、Ｐウェル領域１６の表面にＮ＋型の
ソース領域３１及びドレイン１１域３２を形成する。す
なわち、このＰウェル領域１６にはいわゆるＬＤＤＩｉ
ｌ造のＮチャネルＭＯＳトランジスタが形成されること
になる。続いて９００°Ｃ，０２雰囲気中で３０分間の
酸化を行なうことにより後酸化膜３３を形成する。さら
に続いてフォトレジスト等によりＰウニ、ル領域１５及
びＮウェル領域１６の表面を覆っ５×１３／′ｃＩ＋２
のドーズ量でイオン注入を行ない、前記埋込みコレクタ
層１３上のＮ型エピタキシャル層１４にＰ型の内部ベー
ス領域３４を形成する〈第１図（ｈ））。
次に、全面に眉間絶縁膜としてのＣＶＤ−３ｉ Ｏ２膜
３５を２０００人の厚みに堆積し、続いてこのＣＶＤ−
３Ｌ ０２［３５に対し、前記内部ベース領域３４の表
面に通じるコンタクトホール３６及び前記ＮチャネルＭ
Ｏ３）ランジスタ側のＮ＋型トドレイン領域３２表面に
°通じるコンタクトホール３７をそれぞれ開口する。こ
の後、多結晶シリコン層を２０００人の厚さに堆積し、
さらにパターニングを行なってエミッタｔｔｈと高抵抗
素子及び配線領域とすべき位置にのみ多結晶シリコン層
３８．３９として残す０次に上記多結晶シリコン層３つ
の一部分をフォトレジスト等のマスク４０で覆った後、
上記多結晶シリコン層３８３つに対してＡｓイオンを５
０にｅＶの加速エネルギー、５×１５／口２のドーズ量
でイオン注入を行ない、前記内部ベース領域３４内にＮ
型のエミッタ領域４１を形成すると同時に多結晶シリコ
ン層３８を低抵抗化してバイポーラトランジスタのエミ
ッタ電４極を形成する。また同時に、多結晶シリコン層
３９を一部除いて低抵抗化してＮチャネルＭ ＯＳ ト
ランジスタのドレイン配線と高抵抗素子４２を形成する
（第１図（ｉ））。上記イオン注入工程の陸に、９５０
″Ｃないし１１００℃の温度で５秒間ないし１分間熱処
理を行なういわゆるラピ／ドアニールを行なうことによ
り、さらに良好なコンタクト特性を得ることができる。
３５を２０００人の厚みに堆積し、続いてこのＣＶＤ−
３Ｌ ０２［３５に対し、前記内部ベース領域３４の表
面に通じるコンタクトホール３６及び前記ＮチャネルＭ
Ｏ３）ランジスタ側のＮ＋型トドレイン領域３２表面に
°通じるコンタクトホール３７をそれぞれ開口する。こ
の後、多結晶シリコン層を２０００人の厚さに堆積し、
さらにパターニングを行なってエミッタｔｔｈと高抵抗
素子及び配線領域とすべき位置にのみ多結晶シリコン層
３８．３９として残す０次に上記多結晶シリコン層３つ
の一部分をフォトレジスト等のマスク４０で覆った後、
上記多結晶シリコン層３８３つに対してＡｓイオンを５
０にｅＶの加速エネルギー、５×１５／口２のドーズ量
でイオン注入を行ない、前記内部ベース領域３４内にＮ
型のエミッタ領域４１を形成すると同時に多結晶シリコ
ン層３８を低抵抗化してバイポーラトランジスタのエミ
ッタ電４極を形成する。また同時に、多結晶シリコン層
３９を一部除いて低抵抗化してＮチャネルＭ ＯＳ ト
ランジスタのドレイン配線と高抵抗素子４２を形成する
（第１図（ｉ））。上記イオン注入工程の陸に、９５０
″Ｃないし１１００℃の温度で５秒間ないし１分間熱処
理を行なういわゆるラピ／ドアニールを行なうことによ
り、さらに良好なコンタクト特性を得ることができる。
続イテ、全面ｔ、：ＣＶＤ−８ｉＯ２Ｍ：ｔＢＰＳＧ膜
とからなる層間絶縁膜４３を堆積して表面の平坦（ヒを
行なった後、この層間絶縁ＪＩＩ４３に対して前記エミ
ッタ電極としての多結晶シリコン層３８の表面に通じる
コンタクトホール４４及び前記ドレイン配線としての多
結晶シリコン層３９の表面に通じるコンタクトホール４
５をそれぞれ開口すると共に、層間絶縁膜４３及びその
下部のＣＶＤ−３ｉＯ２膜３５に対してＰチャネルＭｏ
ｓトランジスタのソース領域２５の表面に通じるコンタ
クトホール４６を開口する。次に全面に配線用のアルミ
ニウムを真空蒸着法等により堆積し、さらにこれをパタ
ーニングしてアルミニウム配線４７゜４８．４９を形成
することに完成する（第１図（ｊ））。
とからなる層間絶縁膜４３を堆積して表面の平坦（ヒを
行なった後、この層間絶縁ＪＩＩ４３に対して前記エミ
ッタ電極としての多結晶シリコン層３８の表面に通じる
コンタクトホール４４及び前記ドレイン配線としての多
結晶シリコン層３９の表面に通じるコンタクトホール４
５をそれぞれ開口すると共に、層間絶縁膜４３及びその
下部のＣＶＤ−３ｉＯ２膜３５に対してＰチャネルＭｏ
ｓトランジスタのソース領域２５の表面に通じるコンタ
クトホール４６を開口する。次に全面に配線用のアルミ
ニウムを真空蒸着法等により堆積し、さらにこれをパタ
ーニングしてアルミニウム配線４７゜４８．４９を形成
することに完成する（第１図（ｊ））。
なお、このようにして製造された半導体装置において、
多結晶シリコン層３９の一部によって高抵抗素子４２が
構成されており、この高抵抗素子４２はスタティック型
メモリセルの負荷抵抗として使用される。
多結晶シリコン層３９の一部によって高抵抗素子４２が
構成されており、この高抵抗素子４２はスタティック型
メモリセルの負荷抵抗として使用される。
本実施例では、ＮチャネルＭＯ３をＬＤＤ楕遣Ｐチャネ
ル八１へＳを通常構造としたか、それぞれの素子のサイ
ズにより八１ｏｓについては最適な構造を用いれば良い
。第２図にこの構造でのＮウェル不純物分布、第３図に
Ｐウェルの不純物分布、第４図にバイポーラ部のＮウェ
ル不純物分布を示す。
ル八１へＳを通常構造としたか、それぞれの素子のサイ
ズにより八１ｏｓについては最適な構造を用いれば良い
。第２図にこの構造でのＮウェル不純物分布、第３図に
Ｐウェルの不純物分布、第４図にバイポーラ部のＮウェ
ル不純物分布を示す。
上記のようにした場合の利点は次の如くである。
即ち従来技術では、０．８μ以下のゲート長を持つバイ
ポーラ・０ＭＯ８構造では、バイポーラ素子のｈ ｆ
ｔ流増幅率）＝１００のとき、”ｖＣＢＯｅ （コレクタ、ベース間耐圧） ＝ｔ ５ ｖ 、 ｓ
Ｖ ＣＥＯぐエミッタ、コレクタ間耐圧）＝５Ｖ、ＶＡ
Ｆ（アーリー電圧）＝１ｏｖ、Ｉｏ （コレクタ電流）
＝１０ｒＯＡの時ｆ丁 （遮断周波数）＝ＩＧＨ７Ｌ、
か達成できない。これはコレクタ層６３の濃度が高く、
また１度プロファイルに傾きが生じる等の理由による。
ポーラ・０ＭＯ８構造では、バイポーラ素子のｈ ｆ
ｔ流増幅率）＝１００のとき、”ｖＣＢＯｅ （コレクタ、ベース間耐圧） ＝ｔ ５ ｖ 、 ｓ
Ｖ ＣＥＯぐエミッタ、コレクタ間耐圧）＝５Ｖ、ＶＡ
Ｆ（アーリー電圧）＝１ｏｖ、Ｉｏ （コレクタ電流）
＝１０ｒＯＡの時ｆ丁 （遮断周波数）＝ＩＧＨ７Ｌ、
か達成できない。これはコレクタ層６３の濃度が高く、
また１度プロファイルに傾きが生じる等の理由による。
しかし上記本発明により、同じくｈｆｅ＝１００のとき
、Ｂ ＶｃＢｏ ＝４１ Ｖ 、 Ｂ ＶＣＥＯ＝１３
Ｖ、 Ｖ ＝５１Ｖ、 Ｉｃ ＝１０１ＷＡの
時ｆＴＦ ＝ ３０Ｈ２が達成できる。これはコレクタ層１４がエ
ピタキシャル層のままで濃度が低く、また濃度プロファ
イルの傾きかない等の理由による。またＭＯＳトランジ
スタを構成するウェル１６はイオン注入で形成され、そ
の後の熱処理が低温かつ短時間でウェル拡散を生じない
ようにしているから、高性能のＭＯＳトランジスタが得
られる。また埋込みＰ ゛層１６′のＪｒｆを高くでき
るから、メモ・すＬＳＩのようにソフトエラーがきびし
いデバイスを形成する際、ソフトエラー耐性の強いデバ
イスを実現できる。
、Ｂ ＶｃＢｏ ＝４１ Ｖ 、 Ｂ ＶＣＥＯ＝１３
Ｖ、 Ｖ ＝５１Ｖ、 Ｉｃ ＝１０１ＷＡの
時ｆＴＦ ＝ ３０Ｈ２が達成できる。これはコレクタ層１４がエ
ピタキシャル層のままで濃度が低く、また濃度プロファ
イルの傾きかない等の理由による。またＭＯＳトランジ
スタを構成するウェル１６はイオン注入で形成され、そ
の後の熱処理が低温かつ短時間でウェル拡散を生じない
ようにしているから、高性能のＭＯＳトランジスタが得
られる。また埋込みＰ ゛層１６′のＪｒｆを高くでき
るから、メモ・すＬＳＩのようにソフトエラーがきびし
いデバイスを形成する際、ソフトエラー耐性の強いデバ
イスを実現できる。
本発明にあっては、バイポーラトランジスタ形成のため
のエピタキシャル層（第１のＮウェル）形成の際に、該
エピタキシャル層中のＮ型不純物濃度を５×１０１５ａ
ｌ＋−３〜２Ｘｌｏ１６ｃｍ−３の範囲に設定するのが
実用範囲である。また上記エピタキシャル層形成後、Ｐ
ＭＯ５領域にＮウェルＮ Ｍ ＯＳ Ｍ域にＰウェルを
形成するためのイオン注入を行なうが、これら各ウェル
の濃度を４×１０ ロ 〜２×１７０−３とするのが
実用範囲で、このようにした第２のＮウェルとＰウェル
を形成する。またメモリＬＳＩのようにソフトエラーか
きびしいデバイスを形成する際には、埋込みＰ ”ｆ；
１ｔ４１６ ′の濃度をＩＸＩ○１６個−３〜５×
ｃｍ に設定し、上記エピタキシャル層の厚みをｘ、
ｏμｍ〜１．８μｍに設定し、該エピタキシャル層形成
後の熱処理を、１０５０’ｃ以上では１０分間以上の熱
処理を行なわないようにして、ウェル拡散が行なわれな
いようにする。
のエピタキシャル層（第１のＮウェル）形成の際に、該
エピタキシャル層中のＮ型不純物濃度を５×１０１５ａ
ｌ＋−３〜２Ｘｌｏ１６ｃｍ−３の範囲に設定するのが
実用範囲である。また上記エピタキシャル層形成後、Ｐ
ＭＯ５領域にＮウェルＮ Ｍ ＯＳ Ｍ域にＰウェルを
形成するためのイオン注入を行なうが、これら各ウェル
の濃度を４×１０ ロ 〜２×１７０−３とするのが
実用範囲で、このようにした第２のＮウェルとＰウェル
を形成する。またメモリＬＳＩのようにソフトエラーか
きびしいデバイスを形成する際には、埋込みＰ ”ｆ；
１ｔ４１６ ′の濃度をＩＸＩ○１６個−３〜５×
ｃｍ に設定し、上記エピタキシャル層の厚みをｘ、
ｏμｍ〜１．８μｍに設定し、該エピタキシャル層形成
後の熱処理を、１０５０’ｃ以上では１０分間以上の熱
処理を行なわないようにして、ウェル拡散が行なわれな
いようにする。
［発明の効果］
以上説明した如く本発明によれば、高性能のバイポーラ
トランジスタと高性能のＭＯ３ｈラントランジスタし、
かつソフトエラー耐性の強い半導体装置が得られる乙の
である。
トランジスタと高性能のＭＯ３ｈラントランジスタし、
かつソフトエラー耐性の強い半導体装置が得られる乙の
である。
第１図は本発明の一実施例の構成を得る工程図、第２図
ないし第４図は同構成による不純物濃度分布図、第５図
は従来装置の断面図、第６図。 第７図はその不純物濃度分布図である。 １０・・・シリコン半導体基板、１１・・・絶縁膜、１
２・・・開口部、１３・・埋込みコレクタ層、１４・・
・Ｎ型エピタキシャル層、１５・・・Ｎウェル領域、１
６・・・Ｐウェル領域、１６′・・・埋込みＰ＋領域、
１７・・・フィールド酸化膜、１８・・・イオン注入ｇ
域、１つ・・・ダミーゲート酸化膜、２０．２１・・・
チャネルイオン注入領域、２２・・・Ｎ 型イオン注入
領域、２３・・・ゲート酸化膜、２４・・・多結晶シリ
コン、層、２５・・・Ｐ 型のソース領域、２６・・・
Ｐ＋型のドレイン＠域、２７・・・外部ベース領域、２
８・・・Ｎ−型のソース領域、２つ・・・Ｎ”型のドレ
イン領域、３０・・・ＣＶ Ｄ Ｓ ｉＯ２膜、３１
・・・Ｎ ＋型のソース領域、３２・・・Ｎ ＋型のト
レイン領域、３３・・・後酸化膜、３４・・・内部ベー
ス領域、３５・・・ＣＶＤＳｉＯ２膜、３６．３７，４
４．４５．４６・・・コンタクトホール、３８．３９・
・・多結晶シリコン層、４０・・・マスク、４１・・・
エミッタ領域、４２・・・高抵抗素子、４３・・・層間
絶縁膜、４７，４８．４９・・・アルミニウム配線。 出願人代理人 弁理士 鈴 江 武 彦第 図 第 図 第 図 １、事件の表示 特願昭６３−１７０６８３号 ２、発明の名称 半導体装置及びその製造方法 ３、補正をする者 事件との関係 特ｒ「出願人 （３０７） 株式会社 東芝 ４、代理人 東京都千代田区霞が関３丁［Ｊ ７番２号６、補正の対
象 ８、補正の内容 （１）特＋ｉ’Ｆ ＋：ｉ’Ｉ求の範囲を別紙の通り訂
正する。 （２）明細１１ｆ第６頁第５行目ないし第８頁第１３行
口に［（課題を解決するための手段）・・・実現できる
ものである。」とあるを下記の如く訂正する。 記 （課題を解決するための手段と作用） 本発明は、バイポーラトランジスタとＰＭＯＳ及びＮＭ
ｏ５トランジスタの混載り、ＳＩを構成する゛１６導体
装置において、前記バイポーラトランジスタ及びｌ）Ｍ
Ｏ３＋・ランジスタが各々形成される第１のＮウェル及
び第２のＮウェルの濃度が互に異なり、前記第２のＮウ
ェルと前記ＮＭＯ３ＩＭＯＳトランジスタれるＰウェル
の不純物濃度を２ Ｘ １０ ”ａｍ−３〜２ Ｘ １
０１７ｃｒａ−３の範囲に設定したことを特徴とする半
導体装置である。また本発明は、バイポーラトランジス
タとＭＯＳトランジスタの混載ＬＳＩを構成する半導体
装置において、前記両トランジスタの各々に使用される
Ｎウェルの濃度が互に異なる半導体装置を得るに際し、
Ｐ型基板に第１のＮウェルを構成するＮ型エピタキシャ
ル層を形成後、ＰＭＯ８領域ｒミツ′エル、ＮＭＯＳ領
域にＰウェルを形成するための不純物をイオン注入法で
注入して、濃度を２ Ｘ １０１６ｃｍ’ 〜２ Ｘ
１０１７ｃ＋ｎ−３とした第２のＮウェルとＰウェルを
形成することを特徴とする半導体装置の製造方法である
。また本発明は、バイポーラトランジスタとＭＯＳトラ
ンジスタの混載ＬＳＩを構成する半導体装置において、
前記両トランジスタの各々に使用されるＮウェルのｐｔ
ｒｘが互に異なる半導体装置を得るに際し、Ｐ型基板と
Ｎ型エピタキンヤル層との間の埋込みＰ小領域の濃度を
１×Ｉ Ｑ １６ ｃｍ −３〜５ Ｘ Ｉ Ｑ １７
ｃｍ−３に設定し、かつ前記エピタキシャル層の厚み
を１．０〜１．８μｍにして該エピタキシャル層を形成
し、その後の熱処理を、１０５０℃以−りでは１０分間
以上行なわないようにして、前記Ｐ十埋込み領域上のウ
ェル拡散が行なわれないようにしたことを特徴とする半
導体装置の製造方法である。このようにして、高性能な
ＭＯ５Ｉ−ランジスタとバイポーラトランジスタを同時
に実現でき、かっソフトエラーに対して強いデバイスが
実現できるものである。 （３）明細書第１８頁第１１行目ないし第１４行「１に
「これら各ウェルの濃度・・・形成する。」とあるを［
これら各ウェルの濃度を上記第１のＮウェルより高くす
る。具体的には２ Ｘ １０ ”ａｍ−’〜２Ｘ １０
１７ｃｍ−’の範囲に設定するのが望ましい。」と１訂
正する。 り 特許請求の範囲 と 製造方法。 ＩＨ１２＋を人代理人
ないし第４図は同構成による不純物濃度分布図、第５図
は従来装置の断面図、第６図。 第７図はその不純物濃度分布図である。 １０・・・シリコン半導体基板、１１・・・絶縁膜、１
２・・・開口部、１３・・埋込みコレクタ層、１４・・
・Ｎ型エピタキシャル層、１５・・・Ｎウェル領域、１
６・・・Ｐウェル領域、１６′・・・埋込みＰ＋領域、
１７・・・フィールド酸化膜、１８・・・イオン注入ｇ
域、１つ・・・ダミーゲート酸化膜、２０．２１・・・
チャネルイオン注入領域、２２・・・Ｎ 型イオン注入
領域、２３・・・ゲート酸化膜、２４・・・多結晶シリ
コン、層、２５・・・Ｐ 型のソース領域、２６・・・
Ｐ＋型のドレイン＠域、２７・・・外部ベース領域、２
８・・・Ｎ−型のソース領域、２つ・・・Ｎ”型のドレ
イン領域、３０・・・ＣＶ Ｄ Ｓ ｉＯ２膜、３１
・・・Ｎ ＋型のソース領域、３２・・・Ｎ ＋型のト
レイン領域、３３・・・後酸化膜、３４・・・内部ベー
ス領域、３５・・・ＣＶＤＳｉＯ２膜、３６．３７，４
４．４５．４６・・・コンタクトホール、３８．３９・
・・多結晶シリコン層、４０・・・マスク、４１・・・
エミッタ領域、４２・・・高抵抗素子、４３・・・層間
絶縁膜、４７，４８．４９・・・アルミニウム配線。 出願人代理人 弁理士 鈴 江 武 彦第 図 第 図 第 図 １、事件の表示 特願昭６３−１７０６８３号 ２、発明の名称 半導体装置及びその製造方法 ３、補正をする者 事件との関係 特ｒ「出願人 （３０７） 株式会社 東芝 ４、代理人 東京都千代田区霞が関３丁［Ｊ ７番２号６、補正の対
象 ８、補正の内容 （１）特＋ｉ’Ｆ ＋：ｉ’Ｉ求の範囲を別紙の通り訂
正する。 （２）明細１１ｆ第６頁第５行目ないし第８頁第１３行
口に［（課題を解決するための手段）・・・実現できる
ものである。」とあるを下記の如く訂正する。 記 （課題を解決するための手段と作用） 本発明は、バイポーラトランジスタとＰＭＯＳ及びＮＭ
ｏ５トランジスタの混載り、ＳＩを構成する゛１６導体
装置において、前記バイポーラトランジスタ及びｌ）Ｍ
Ｏ３＋・ランジスタが各々形成される第１のＮウェル及
び第２のＮウェルの濃度が互に異なり、前記第２のＮウ
ェルと前記ＮＭＯ３ＩＭＯＳトランジスタれるＰウェル
の不純物濃度を２ Ｘ １０ ”ａｍ−３〜２ Ｘ １
０１７ｃｒａ−３の範囲に設定したことを特徴とする半
導体装置である。また本発明は、バイポーラトランジス
タとＭＯＳトランジスタの混載ＬＳＩを構成する半導体
装置において、前記両トランジスタの各々に使用される
Ｎウェルの濃度が互に異なる半導体装置を得るに際し、
Ｐ型基板に第１のＮウェルを構成するＮ型エピタキシャ
ル層を形成後、ＰＭＯ８領域ｒミツ′エル、ＮＭＯＳ領
域にＰウェルを形成するための不純物をイオン注入法で
注入して、濃度を２ Ｘ １０１６ｃｍ’ 〜２ Ｘ
１０１７ｃ＋ｎ−３とした第２のＮウェルとＰウェルを
形成することを特徴とする半導体装置の製造方法である
。また本発明は、バイポーラトランジスタとＭＯＳトラ
ンジスタの混載ＬＳＩを構成する半導体装置において、
前記両トランジスタの各々に使用されるＮウェルのｐｔ
ｒｘが互に異なる半導体装置を得るに際し、Ｐ型基板と
Ｎ型エピタキンヤル層との間の埋込みＰ小領域の濃度を
１×Ｉ Ｑ １６ ｃｍ −３〜５ Ｘ Ｉ Ｑ １７
ｃｍ−３に設定し、かつ前記エピタキシャル層の厚み
を１．０〜１．８μｍにして該エピタキシャル層を形成
し、その後の熱処理を、１０５０℃以−りでは１０分間
以上行なわないようにして、前記Ｐ十埋込み領域上のウ
ェル拡散が行なわれないようにしたことを特徴とする半
導体装置の製造方法である。このようにして、高性能な
ＭＯ５Ｉ−ランジスタとバイポーラトランジスタを同時
に実現でき、かっソフトエラーに対して強いデバイスが
実現できるものである。 （３）明細書第１８頁第１１行目ないし第１４行「１に
「これら各ウェルの濃度・・・形成する。」とあるを［
これら各ウェルの濃度を上記第１のＮウェルより高くす
る。具体的には２ Ｘ １０ ”ａｍ−’〜２Ｘ １０
１７ｃｍ−’の範囲に設定するのが望ましい。」と１訂
正する。 り 特許請求の範囲 と 製造方法。 ＩＨ１２＋を人代理人
Claims (5)
- （１）バイポーラトランジスタとＭＯＳトランジスタの
混載ＬＳＩを構成する半導体装置において、前記両トラ
ンジスタが各々形成されるＮウェルの濃度が互に異なる
ことを特徴とする半導体装置。 - （２）前記バイポーラトランジスタ形成のためのＮウェ
ルを構成するエピタキシャル層中のＮ型不純物濃度を５
×１０＾１＾５ｃｍ＾−＾３〜２×１０＾１＾６ｃｍの
範囲に設定し、この濃度のエピタキシャル層を前記バイ
ポーラトランジスタのコレクタ（第１のＮウェル）に使
用したことを特徴とする請求項１に記載の半導体装置。 - （３）前記バイポーラトランジスタに用いる埋込みＮ＾
＋領域のほかに、埋込みＰ＾＋領域をＰウェル領域の下
部になるべき位置に形成したことを特徴とする請求項１
に記載の半導体装置。 - （４）バイポーラトランジスタとＭＯＳトランジスタの
混載ＬＳＩを構成する半導体装置において、前記両トラ
ンジスタの各々に使用されるＮウェルの濃度が互に異な
る半導体装置を得るに際し、Ｐ型基板に第１のＮウェル
を構成するＮ型エピタキシャル層を形成後、ＰＭＯＳ領
域にＮウェル、ＮＭＯＳ領域にＰウェルを形成するため
の不純物をイオン注入法で注入して、濃度を４×１０＾
１＾６ｃｍ＾−＾３〜２×１０＾１＾７ｃｍ＾−＾３と
した第２のＮウェルとＰウェルを形成することを特徴と
する半導体装置の製造方法。 - （５）バイポーラトランジスタとＭＯＳトランジスタの
混載ＬＳＩを構成する半導体装置において、前記両トラ
ンジスタの各々に使用されるＮウェルの濃度が互に異な
る半導体装置を得るに際し、Ｐ型基板とＮ型エピタキシ
ャル層との間の埋込みＰ＾＋領域の濃度を１×１０＾１
＾６ｃｍ＾−＾３〜５×１０＾１＾７ｃｍ＾−＾３に設
定し、かつ前記エピタキシャル層の厚みを１．０〜１．
８μｍにして該エピタキシャル層を形成し、その後の熱
処理を、１０５０℃以上では１０分間以上行なわないよ
うにして、前記Ｐ＾＋埋込み領域上のウェル拡散が行な
われないようにしたことを特徴とする半導体装置の製造
方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170683A JP2573319B2 (ja) | 1988-07-08 | 1988-07-08 | 半導体装置の製造方法 |
| US07/343,302 US5093707A (en) | 1988-04-27 | 1989-04-26 | Semiconductor device with bipolar and cmos transistors |
| EP96105283A EP0723295B1 (en) | 1988-04-27 | 1989-04-27 | Method of making a BICMOS semiconductor device with buried layer |
| EP89107639A EP0339637B1 (en) | 1988-04-27 | 1989-04-27 | LSI semiconductor device |
| KR1019890005546A KR920005511B1 (ko) | 1988-04-27 | 1989-04-27 | 반도체장치와 그 제조방법 |
| DE68929415T DE68929415T2 (de) | 1988-04-27 | 1989-04-27 | Verfahren zur Herstellung eines BiCMOS-Halbleiterbauteils mit vergrabener Schicht |
| DE68929131T DE68929131T2 (de) | 1988-04-27 | 1989-04-27 | LSI-Halbleiteranordnung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170683A JP2573319B2 (ja) | 1988-07-08 | 1988-07-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0221648A true JPH0221648A (ja) | 1990-01-24 |
| JP2573319B2 JP2573319B2 (ja) | 1997-01-22 |
Family
ID=15909459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63170683A Expired - Lifetime JP2573319B2 (ja) | 1988-04-27 | 1988-07-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2573319B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04276653A (ja) * | 1991-01-18 | 1992-10-01 | Internatl Business Mach Corp <Ibm> | 集積回路デバイスの製造プロセス |
| DE19835840B4 (de) * | 1997-12-29 | 2006-03-16 | LG Semicon Co., Ltd., Cheongju | Herstellungsverfahren für einen Halbleiterchip |
| JP2006229234A (ja) * | 2006-02-16 | 2006-08-31 | Shin Etsu Handotai Co Ltd | シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60171757A (ja) * | 1984-02-17 | 1985-09-05 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPS6154660A (ja) * | 1984-08-27 | 1986-03-18 | Toshiba Corp | 半導体集積回路装置 |
-
1988
- 1988-07-08 JP JP63170683A patent/JP2573319B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60171757A (ja) * | 1984-02-17 | 1985-09-05 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPS6154660A (ja) * | 1984-08-27 | 1986-03-18 | Toshiba Corp | 半導体集積回路装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04276653A (ja) * | 1991-01-18 | 1992-10-01 | Internatl Business Mach Corp <Ibm> | 集積回路デバイスの製造プロセス |
| DE19835840B4 (de) * | 1997-12-29 | 2006-03-16 | LG Semicon Co., Ltd., Cheongju | Herstellungsverfahren für einen Halbleiterchip |
| JP2006229234A (ja) * | 2006-02-16 | 2006-08-31 | Shin Etsu Handotai Co Ltd | シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2573319B2 (ja) | 1997-01-22 |
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