JPS63102470A - 画面変換回路 - Google Patents
画面変換回路Info
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- JPS63102470A JPS63102470A JP61248020A JP24802086A JPS63102470A JP S63102470 A JPS63102470 A JP S63102470A JP 61248020 A JP61248020 A JP 61248020A JP 24802086 A JP24802086 A JP 24802086A JP S63102470 A JPS63102470 A JP S63102470A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ概要〕
原画情報を構成する画素を配列順に第一の周期で抽出し
、第一の周期と所定の比率を有する第二の指定周期で順
次蓄積して変換画情報を構成することにより、任意の比
率で高速に変換した変換画情報を生成可能とする。
、第一の周期と所定の比率を有する第二の指定周期で順
次蓄積して変換画情報を構成することにより、任意の比
率で高速に変換した変換画情報を生成可能とする。
本発明は、ファクシミリ通信等において、複数の画素か
ら構成される原画を、異なる画素数から構成される画に
変換する画面変換回路の改良に関する。
ら構成される原画を、異なる画素数から構成される画に
変換する画面変換回路の改良に関する。
例えばファクシミリ通信に使用される端末装置には、送
受信可能な画面寸法、或いは画素密度が異なる為、一画
面を構成する画素数が種々異なるものがある。かかる構
成画素数の異なる端末装置相互間で通信を可能とする為
には、送信画面（以後原画と称する）を構成する画素数
を、受信画面（以後変換面と称する）を構成する画素数
に変換する必要が生ずる。
受信可能な画面寸法、或いは画素密度が異なる為、一画
面を構成する画素数が種々異なるものがある。かかる構
成画素数の異なる端末装置相互間で通信を可能とする為
には、送信画面（以後原画と称する）を構成する画素数
を、受信画面（以後変換面と称する）を構成する画素数
に変換する必要が生ずる。
従って、原画と変換面との画素数の多様な組合わせに対
し、迅速に変換可能とする手段の実現が強く要望される
。
し、迅速に変換可能とする手段の実現が強く要望される
。
〔従来の技術と発明が解決しようとする問題点〕従来、
原画を構成する画素数を変換する為には、変換面を構成
する各画素に対応する、単数または複数の画素を原画か
ら抽出し、所定の処理手順により単数または複数の画素
を作成し、変換面の画素として配列していた。
原画を構成する画素数を変換する為には、変換面を構成
する各画素に対応する、単数または複数の画素を原画か
ら抽出し、所定の処理手順により単数または複数の画素
を作成し、変換面の画素として配列していた。
従って変換面を構成するに時間が掛かる問題点があった
。
。
第１図は本発明の原理を示す図である。
第１図において、本発明による画面変換回路は、原画情
報を蓄積する原画情報蓄積部１００と、原画情報蓄積部
１００に蓄積される原画情報を構成する画素Ｐ１２を所
定順序で指定された第一〇周期で抽出する抽出手段２０
０と、抽出手段２００゛が抽出した画素Ｐ１２を、指定
された第二の周期で順次変換画情報蓄積部３００に蓄積
する蓄積手段４００と、第一の周期と第二の周期とを所
定の比率に設定し、抽出手段２００および蓄積手段４０
０に指定する周期設定手段５００とを具備している。
報を蓄積する原画情報蓄積部１００と、原画情報蓄積部
１００に蓄積される原画情報を構成する画素Ｐ１２を所
定順序で指定された第一〇周期で抽出する抽出手段２０
０と、抽出手段２００゛が抽出した画素Ｐ１２を、指定
された第二の周期で順次変換画情報蓄積部３００に蓄積
する蓄積手段４００と、第一の周期と第二の周期とを所
定の比率に設定し、抽出手段２００および蓄積手段４０
０に指定する周期設定手段５００とを具備している。
例えば抽出手段２００が原画情報蓄積部１００から画素
Ｐ１２を短周期で抽出し、蓄積手段４００が抽出された
画素Ｐ１２を長周期で蓄積すると、抽出手段２００が抽
出した画素Ｐ１２の一部は蓄積手段４００により蓄積さ
れること無く消滅することとなり、変換面を構成する画
素数は、原画を構成する画素数より減少する。 逆に抽
出手段２００が原画情報蓄積部１００から画素ＰＬ２を
長周期で抽出し、蓄積手段４００が抽出された画素ＰＬ
２を短周期で蓄積すると、抽出手段２００が抽出した画
素Ｐ１２の一部は蓄積手段４００により繰返し蓄積され
ることとなり、変換面を構成する画素数は、原画を構成
する画素数より増加する。
Ｐ１２を短周期で抽出し、蓄積手段４００が抽出された
画素Ｐ１２を長周期で蓄積すると、抽出手段２００が抽
出した画素Ｐ１２の一部は蓄積手段４００により蓄積さ
れること無く消滅することとなり、変換面を構成する画
素数は、原画を構成する画素数より減少する。 逆に抽
出手段２００が原画情報蓄積部１００から画素ＰＬ２を
長周期で抽出し、蓄積手段４００が抽出された画素ＰＬ
２を短周期で蓄積すると、抽出手段２００が抽出した画
素Ｐ１２の一部は蓄積手段４００により繰返し蓄積され
ることとなり、変換面を構成する画素数は、原画を構成
する画素数より増加する。
原画と変換面との画素数の変換比率は、抽出手段２００
が原画の画素を抽出する周期と、蓄積手段４００が変換
面の画素を蓄積する周期との比率で定まる。
が原画の画素を抽出する周期と、蓄積手段４００が変換
面の画素を蓄積する周期との比率で定まる。
従って、両周期の比率を適宜設定することにより、所要
の変換面を得ることが可能となる。
の変換面を得ることが可能となる。
以下、本発明の一実施例を図面により説明する。
第２図は本発明の一実施例による画面変換回路を示す図
であり、第３図は第２図における縦変換信号発生回路を
例示する図であり、第４図は第２図における横変換信号
発生回路を例示する図であり、第５図は第２図における
縦方向変換過程を例示する図であり、第６図は第２図に
おける横方向変換過程を例示する図である。なお、全図
を通じて同一符号は同一対象物を示す。
であり、第３図は第２図における縦変換信号発生回路を
例示する図であり、第４図は第２図における横変換信号
発生回路を例示する図であり、第５図は第２図における
縦方向変換過程を例示する図であり、第６図は第２図に
おける横方向変換過程を例示する図である。なお、全図
を通じて同一符号は同一対象物を示す。
第２図においては、原画情報蓄積部１’ＯＯとして原画
バッファｌが、抽出手段２００として原画シフトレジス
タ２が、変換画情報蓄積部３００として変換面ハソファ
４が、蓄積手段４００として変換面シフトレジスタ３が
、周期比設定手段５００として縦変換信号発生回路５お
よび横変換信号発生回路６が、それぞれ設けられている
。
バッファｌが、抽出手段２００として原画シフトレジス
タ２が、変換画情報蓄積部３００として変換面ハソファ
４が、蓄積手段４００として変換面シフトレジスタ３が
、周期比設定手段５００として縦変換信号発生回路５お
よび横変換信号発生回路６が、それぞれ設けられている
。
縦変換信号発生回路５は、第３図に示す如く、開始信号
Ｓ１により起動し、所定周期のクロ・７り信号ＣＬＫｌ
を発生するクロック発生回路（Ｏ３Ｃ）５０１と、クロ
ック信号ＣＬＫ１の周波数を１／２．１／３．１／４．
１／８．１／９、ｌ／１３．１／１６．１／２７、ｌ／
３２および１／６４に分周する１３分周回路（１３ＦＤ
）５０２．３分周回路（３ＦＤ）５０３乃至５０５．２
分周回路（２ＦＤ）５０６乃至５１１と、クロ・ツク信
号ＣＬＫ １および各分周されたクロ・ツク信号ＣＬＫ
ｌ（以後クロック信号ＲＣＬＫｇｌと総称する）から原
画シフトレジスタ２に供給するロード信号Ｌ１を選択す
る選択回路（ＳＥＬ）５１２と、クロック信号群ＣＬＫ
ｇｌから変換画ノ＼・ノファ４に供給するロード信号Ｌ
２の基準となるクロック信号ＣＬＫｃ １を選択する選
択回路（ＳＥＬ）５１３と、選択回路５１３が選択した
クロック信号ＣＬＫｃ １に基づき、クロック発生回路
５０１および横変換信号発生回路６に伝達する開始信号
Ｓ２、並びに変換面バッファ４に伝達するロード信号Ｌ
２を生成する待機回路（ＷＴ）５１４と、選択回路５１
３から伝達されたクロック信号ＣＬＫｃ１に基つき終了
信号Ｅ１を生成する終了回路（ＥＮＤ）５１５とを具備
する。
Ｓ１により起動し、所定周期のクロ・７り信号ＣＬＫｌ
を発生するクロック発生回路（Ｏ３Ｃ）５０１と、クロ
ック信号ＣＬＫ１の周波数を１／２．１／３．１／４．
１／８．１／９、ｌ／１３．１／１６．１／２７、ｌ／
３２および１／６４に分周する１３分周回路（１３ＦＤ
）５０２．３分周回路（３ＦＤ）５０３乃至５０５．２
分周回路（２ＦＤ）５０６乃至５１１と、クロ・ツク信
号ＣＬＫ １および各分周されたクロ・ツク信号ＣＬＫ
ｌ（以後クロック信号ＲＣＬＫｇｌと総称する）から原
画シフトレジスタ２に供給するロード信号Ｌ１を選択す
る選択回路（ＳＥＬ）５１２と、クロック信号群ＣＬＫ
ｇｌから変換画ノ＼・ノファ４に供給するロード信号Ｌ
２の基準となるクロック信号ＣＬＫｃ １を選択する選
択回路（ＳＥＬ）５１３と、選択回路５１３が選択した
クロック信号ＣＬＫｃ １に基づき、クロック発生回路
５０１および横変換信号発生回路６に伝達する開始信号
Ｓ２、並びに変換面バッファ４に伝達するロード信号Ｌ
２を生成する待機回路（ＷＴ）５１４と、選択回路５１
３から伝達されたクロック信号ＣＬＫｃ１に基つき終了
信号Ｅ１を生成する終了回路（ＥＮＤ）５１５とを具備
する。
また横変換信号発生回路６は、第４図に示す如く、縦変
換信号発生回路５から伝達される開始信号Ｓ２により起
動し、所定周期のクロック信号ＣＬＫ２を発生するクロ
ック発生回路（ＯＳＣ）６０１と、クロック信号ＣＬＫ
２の周波数を１／２．１／３．１／４．１／８．１／９
．１／１３．１／１６．１／２７．１／３２および１／
６４に分周する１３分周回路（１３ＦＤ）６０２．３分
周回路（３ＦＤ）６０３乃至６０５．２分周回路（２Ｆ
Ｄ）６０６乃至６１１と、クロック信号ＣＬＫ２および
各分周されたクロック信号ＣＬＫ２（以後クロック信号
群ＣＬＫｇ２と総称する）から原画シフトレジスタ２に
供給するシフト信号Ｃ１を選択する選択回路（ＳＥＬ）
６１２と、クロック信号群ＣＬＫｇ２から変換面シフレ
ジスタ３に供給するシフト信号Ｃ２の基準となるクロッ
ク信号ＣＬＫＣ２を選択する選択回路（ＳＥＬ）６１３
と、選択回路６１３が選択したクロック信号ＣＬＫｃ２
にクロック信号ＣＬＫ２の１／２周期の遅延を加え、変
換面シフトレジスタ３に供給するシフト信号Ｃ２を生成
する遅延回路（ＤＬ）６１４と、選択回路６１３が選択
したクロック信号ＣＬＫｃ２に基づき、縦変換信号発生
回路５に伝達する終了信号Ｅ２を生成する終了回路（Ｅ
ＮＤ）６１５とを具備する。
換信号発生回路５から伝達される開始信号Ｓ２により起
動し、所定周期のクロック信号ＣＬＫ２を発生するクロ
ック発生回路（ＯＳＣ）６０１と、クロック信号ＣＬＫ
２の周波数を１／２．１／３．１／４．１／８．１／９
．１／１３．１／１６．１／２７．１／３２および１／
６４に分周する１３分周回路（１３ＦＤ）６０２．３分
周回路（３ＦＤ）６０３乃至６０５．２分周回路（２Ｆ
Ｄ）６０６乃至６１１と、クロック信号ＣＬＫ２および
各分周されたクロック信号ＣＬＫ２（以後クロック信号
群ＣＬＫｇ２と総称する）から原画シフトレジスタ２に
供給するシフト信号Ｃ１を選択する選択回路（ＳＥＬ）
６１２と、クロック信号群ＣＬＫｇ２から変換面シフレ
ジスタ３に供給するシフト信号Ｃ２の基準となるクロッ
ク信号ＣＬＫＣ２を選択する選択回路（ＳＥＬ）６１３
と、選択回路６１３が選択したクロック信号ＣＬＫｃ２
にクロック信号ＣＬＫ２の１／２周期の遅延を加え、変
換面シフトレジスタ３に供給するシフト信号Ｃ２を生成
する遅延回路（ＤＬ）６１４と、選択回路６１３が選択
したクロック信号ＣＬＫｃ２に基づき、縦変換信号発生
回路５に伝達する終了信号Ｅ２を生成する終了回路（Ｅ
ＮＤ）６１５とを具備する。
第２図乃至第６図において、原画バッファ１には、原画
を構成する総ての画素（以後原画情報Ｐ１０と総称する
）が、それぞれ行単位に蓄積されている。
を構成する総ての画素（以後原画情報Ｐ１０と総称する
）が、それぞれ行単位に蓄積されている。
今、原画バッファ１に蓄積された原画情報Ｐ１０の画素
数を、縦・横両方向にそれぞれ２／３に削減した変換画
情報Ｐ２０を変換面バッファ４に蓄積する場合には、縦
変換信号発生回路５内の選択回路５１２を、ロード信号
Ｌ１として１／２に分周したクロック信号ＣＬＫ１を選
択する如く設定し、選択回路５１３を、クロック信号Ｃ
ＬＫｃ１として１／３に分周したクロック信号ＣＬＫ
１を選択する如（設定し、また横変換信号発生回路６内
の選択回路６１２を、シフト信号Ｃ１として１／２に分
周したクロック信号ＣＬＫ２を選択する如く設定し、選
択回路６１３を、クロック信号ＣＬＫｃ２として１／３
に分周したクロック信号ＣＬＫ２を選択する如く設定す
る。
数を、縦・横両方向にそれぞれ２／３に削減した変換画
情報Ｐ２０を変換面バッファ４に蓄積する場合には、縦
変換信号発生回路５内の選択回路５１２を、ロード信号
Ｌ１として１／２に分周したクロック信号ＣＬＫ１を選
択する如く設定し、選択回路５１３を、クロック信号Ｃ
ＬＫｃ１として１／３に分周したクロック信号ＣＬＫ
１を選択する如（設定し、また横変換信号発生回路６内
の選択回路６１２を、シフト信号Ｃ１として１／２に分
周したクロック信号ＣＬＫ２を選択する如く設定し、選
択回路６１３を、クロック信号ＣＬＫｃ２として１／３
に分周したクロック信号ＣＬＫ２を選択する如く設定す
る。
かかる状態で、縦変換信号発生回路５内のクロック発生
回路５０１に開始信号Ｓ１が入力されると、クロック発
生回路５０１はクロック信号ＣＬＫ１を発生し、１３分
周回路５０２．３分周回路５０３乃至５０５、および２
分周回路５０６乃至５１１を経由して、クロック信号群
ＣＬＫｇ ｌを選択回路５１２および５１３に伝達する
。
回路５０１に開始信号Ｓ１が入力されると、クロック発
生回路５０１はクロック信号ＣＬＫ１を発生し、１３分
周回路５０２．３分周回路５０３乃至５０５、および２
分周回路５０６乃至５１１を経由して、クロック信号群
ＣＬＫｇ ｌを選択回路５１２および５１３に伝達する
。
選択回路５１２は、クロック信号群ＣＬＫｇ １から選
択したロード信号Ｌｌを原画シフトレジスタ２に伝達す
る。
択したロード信号Ｌｌを原画シフトレジスタ２に伝達す
る。
ロード信号Ｌ１を受信した原画シフトレジスタ２は、原
画バッファｌから所定の一行分の原画↑ｎ報ｐＨを抽出
し、蓄積する。
画バッファｌから所定の一行分の原画↑ｎ報ｐＨを抽出
し、蓄積する。
また選択回路５１３は、クロック信号群ＣＬＫｇｌから
選択したクロック信号ＣＬＫｃｌを、待機回路５１４に
伝達する。
選択したクロック信号ＣＬＫｃｌを、待機回路５１４に
伝達する。
クロック信号ＣＬＫｃ １を受信した待機回路５１４は
、クロック信号ＣＬＫＩの１／２周期後に開始信号Ｓ２
を生成し、クロック発生回路５０１に伝達すると共に、
横変換信号発生回路６内のクロック発生回路６０１に伝
達する。
、クロック信号ＣＬＫＩの１／２周期後に開始信号Ｓ２
を生成し、クロック発生回路５０１に伝達すると共に、
横変換信号発生回路６内のクロック発生回路６０１に伝
達する。
開始信号Ｓ２を受信したクロック発生回路５０１は、ク
ロ・ツク信号ＣＬＫ １の発生を中止する。
ロ・ツク信号ＣＬＫ １の発生を中止する。
一方開始信号Ｓ２を受信したクロック発生回路６０１は
クロック信号ＣＬＫ２を発生し、１３分周回路６０２．
３分周回路６０３乃至６０５、および２分周回路６０６
乃至６１１を経由して、りロック信号群ＣＬＫｇ ２を
選択図Ｂ６１２および６１３に伝達する。
クロック信号ＣＬＫ２を発生し、１３分周回路６０２．
３分周回路６０３乃至６０５、および２分周回路６０６
乃至６１１を経由して、りロック信号群ＣＬＫｇ ２を
選択図Ｂ６１２および６１３に伝達する。
選択回路６１２は、クロック信号群ＣＬＫｇ ２から選
択したシフト信号Ｃ１を原画シフトレジスタ２に伝達す
る。
択したシフト信号Ｃ１を原画シフトレジスタ２に伝達す
る。
原画シフトレジスタ２は、蓄積中の一行分の原画情１Ｐ
１１を、受信するシフト信号Ｃ１に同期して一画素Ｐ１
２宛シフトし、変換面シフトレジスタ３に伝達する。
１１を、受信するシフト信号Ｃ１に同期して一画素Ｐ１
２宛シフトし、変換面シフトレジスタ３に伝達する。
一方選択回路６１３は、クロック信号群ＣＬＫｇ２から
選択したクロック信号ＣＬＫｃ２を遅延回路６１４およ
び終了回路６１５に伝達する。
選択したクロック信号ＣＬＫｃ２を遅延回路６１４およ
び終了回路６１５に伝達する。
クロック信号ＣＬＫｃ２を受信した遅延回路６１４は、
クロック信号ＣＬＫ２の１／２周期遅延したシフト信号
Ｃ２を生成し、変換面シフトレジスタ３に伝達する。
クロック信号ＣＬＫ２の１／２周期遅延したシフト信号
Ｃ２を生成し、変換面シフトレジスタ３に伝達する。
変換面シフトレジスタ３は、原画シフトレジスタ２から
伝達される画素Ｐ１２を、シフト信号Ｃ２に同期してシ
フトし乍ら蓄積する。
伝達される画素Ｐ１２を、シフト信号Ｃ２に同期してシ
フトし乍ら蓄積する。
従って、変換面シフトレジスタ３は第６図に示す如く、
原画シフトレジスタ２から伝達される第一および第二の
画素Ｐ１２を蓄積した後は、第三の画素Ｐ１２は蓄積す
ること無く、第四の画素Ｐ１２を蓄積する。即ち変換面
シフトレジスタ３には、原画シフトレジスタ２に蓄積さ
れた各−行分の原画情報ｐＨを構成する各画素Ｐ１２の
内、２／３の画素Ｐ１２のみを蓄積することとなる。
原画シフトレジスタ２から伝達される第一および第二の
画素Ｐ１２を蓄積した後は、第三の画素Ｐ１２は蓄積す
ること無く、第四の画素Ｐ１２を蓄積する。即ち変換面
シフトレジスタ３には、原画シフトレジスタ２に蓄積さ
れた各−行分の原画情報ｐＨを構成する各画素Ｐ１２の
内、２／３の画素Ｐ１２のみを蓄積することとなる。
一方終了回路６１５は、選択回路６１３から伝達される
クロック信号ＣＬＫｃ２を計数し、−行分の変換画情報
Ｐ２１を構成する画素数に達すると終了信号Ｅ２を生成
し、縦変換信号発生回路５内の待機回路５１４に伝達す
る。終了信号Ｅ２が生成される時点では、変換面シフト
レジスタ３には一行分の変換画情報Ｐ２１を構成する総
ての画素Ｐ１２が蓄積されている。
クロック信号ＣＬＫｃ２を計数し、−行分の変換画情報
Ｐ２１を構成する画素数に達すると終了信号Ｅ２を生成
し、縦変換信号発生回路５内の待機回路５１４に伝達す
る。終了信号Ｅ２が生成される時点では、変換面シフト
レジスタ３には一行分の変換画情報Ｐ２１を構成する総
ての画素Ｐ１２が蓄積されている。
終了信号Ｅ２を受信した待機回路５１４は、生成中の開
始信号Ｓ２を停止し、続いてロード信号Ｌ２を生成し、
変換面バッファ４に伝達する。
始信号Ｓ２を停止し、続いてロード信号Ｌ２を生成し、
変換面バッファ４に伝達する。
ロード信号Ｌ２を受信した変換面バッファ４は、変換面
シフトレジスタ３に蓄積されている一行分の変換画情報
Ｐ２１を抽出し、蓄積する。
シフトレジスタ３に蓄積されている一行分の変換画情報
Ｐ２１を抽出し、蓄積する。
一方開始信号Ｓ２の停止により、クロック発生回路５０
１は再びクロック信号ＣＬＫ １を発生開始し、前述と
同様の過程を繰返す。
１は再びクロック信号ＣＬＫ １を発生開始し、前述と
同様の過程を繰返す。
なお原画バッファ１から原画シフトレジスタ２には、ロ
ード信号Ｌ１、即ち１／２に分周されたクロック信号Ｃ
ＬＫ １に同期して一行分の原画情報ｐＨが蓄積される
が、原画シフトレジスタ２から変換面シフトレジスタ３
へは開始４を号Ｓ２、即ち１／３に分周されたクロック
信号ＣＬＫ１に同期して一行分の変換画情報Ｐ２１のシ
フトが実行され、更に変換面シフトレジスタ３から変換
面バッファ４には、ロード信号Ｌ２、即ち１／３に分周
されたクロック信号ＣＬＫ １に同期して一行分の変換
画情報Ｐ２１が蓄積される。
ード信号Ｌ１、即ち１／２に分周されたクロック信号Ｃ
ＬＫ １に同期して一行分の原画情報ｐＨが蓄積される
が、原画シフトレジスタ２から変換面シフトレジスタ３
へは開始４を号Ｓ２、即ち１／３に分周されたクロック
信号ＣＬＫ１に同期して一行分の変換画情報Ｐ２１のシ
フトが実行され、更に変換面シフトレジスタ３から変換
面バッファ４には、ロード信号Ｌ２、即ち１／３に分周
されたクロック信号ＣＬＫ １に同期して一行分の変換
画情報Ｐ２１が蓄積される。
従って、変換面バッファ４は第５図に示す如く、第一お
よび第二の一行分の原画情報ｐＨに対応する一行分の変
換画情報Ｐ２１を蓄積した後は、第三の一行分の変換画
情報Ｐ２１を蓄積すること無く、第四の一行分の変換画
情９１ｉ１Ｐ２１を蓄積する。即ち変換面バッファ４に
は、原画ハソファ１に蓄積された原画情ｖａＰ１０を構
成する各−行分の原画情報ｐＨＯ内の、２／３の一行分
の原画情報ｐＨに対応する一行分の変換画情報Ｐ２１の
みを蓄積することとなる。
よび第二の一行分の原画情報ｐＨに対応する一行分の変
換画情報Ｐ２１を蓄積した後は、第三の一行分の変換画
情報Ｐ２１を蓄積すること無く、第四の一行分の変換画
情９１ｉ１Ｐ２１を蓄積する。即ち変換面バッファ４に
は、原画ハソファ１に蓄積された原画情ｖａＰ１０を構
成する各−行分の原画情報ｐＨＯ内の、２／３の一行分
の原画情報ｐＨに対応する一行分の変換画情報Ｐ２１の
みを蓄積することとなる。
以上により、変換面バッファ４には、原画バッファｌに
蓄積された原画情報ＰＬＯの、縦・横両方向にそれぞれ
２／３に縮尺した変換画情報Ｐ２０が蓄積されたことと
なる。
蓄積された原画情報ＰＬＯの、縦・横両方向にそれぞれ
２／３に縮尺した変換画情報Ｐ２０が蓄積されたことと
なる。
なお、第２図乃至第６図はあく迄本発明の一実施例に過
ぎず、例えば原画情報ＰＬＯから変換画情報Ｐ２０への
変換比率は縦・横それぞれ２／３に限定されることは無
く、他に幾多の変形が考慮されるが、何れの場合にも本
発明の効果は変わらない。
ぎず、例えば原画情報ＰＬＯから変換画情報Ｐ２０への
変換比率は縦・横それぞれ２／３に限定されることは無
く、他に幾多の変形が考慮されるが、何れの場合にも本
発明の効果は変わらない。
以上、本発明によれば、周期の比率を適宜設定すること
により、所要の変換面を迅速に得ることが可能となる。
により、所要の変換面を迅速に得ることが可能となる。
第１図は本発明の原理を示す図、第２図は本発明の一実
施例による画面変換回路を示す図、第３（財）は第２図
における縦変換信号発生回路を例示する図、第４図は第
２図における横変換信号発生回路を例示する図、第５図
は第２図における縦方向変換過程を例示する図、第６図
は第２図における横方向変換過程を例示する図である。 図において、１は原画バッファ、２は原画シフトレジス
タ、３は変換画シフトレジスタ、４は変換側バッファ、
５は縦変換信号発注回路、６は横変換信号発生回路、１
００は原画情報蓄積部、２００は抽出手段、３００は変
換画情報蓄積部、４００は蓄積手段、５００は周期設定
手段、５０１および６０１はクロック発生回路（Ｏ３Ｃ
） 、５０２および６０２は１３分周回路（１３ＦＤ）
、５０３乃至５０５および６０３乃至６０５は３分周回
路（３ＦＤ） 、５０６乃至５１１および６０６乃至６
１１は２分周回路（２ＦＤ） 、５１２．５１３．６１
２および６１３は選択回路（ＳＥＬ）、５１４は待機回
路（ＷＴ） 、５１５および６１５は終了回路（ＥＮＤ
） 、６１４は遅延回路水もＦＶＪＩの原理図 第 １ コ ＊不明１：ｊ’ｌ玉め支峡圓メ＆ 本 ２ 図 １−２図Ｉ；８゛リーいシ挺ヨ変稜イを嬶モ〉ンζ生回
７）４．６．ｏｌ 第２図１二８け】１支才央αう赫生！工＆ＣＬＫ２−］
−Ｌ］−ト」−ＬゴーＬｒＬネ２０１；にけ１糧古勾支
換過程 本 ６ 」
施例による画面変換回路を示す図、第３（財）は第２図
における縦変換信号発生回路を例示する図、第４図は第
２図における横変換信号発生回路を例示する図、第５図
は第２図における縦方向変換過程を例示する図、第６図
は第２図における横方向変換過程を例示する図である。 図において、１は原画バッファ、２は原画シフトレジス
タ、３は変換画シフトレジスタ、４は変換側バッファ、
５は縦変換信号発注回路、６は横変換信号発生回路、１
００は原画情報蓄積部、２００は抽出手段、３００は変
換画情報蓄積部、４００は蓄積手段、５００は周期設定
手段、５０１および６０１はクロック発生回路（Ｏ３Ｃ
） 、５０２および６０２は１３分周回路（１３ＦＤ）
、５０３乃至５０５および６０３乃至６０５は３分周回
路（３ＦＤ） 、５０６乃至５１１および６０６乃至６
１１は２分周回路（２ＦＤ） 、５１２．５１３．６１
２および６１３は選択回路（ＳＥＬ）、５１４は待機回
路（ＷＴ） 、５１５および６１５は終了回路（ＥＮＤ
） 、６１４は遅延回路水もＦＶＪＩの原理図 第 １ コ ＊不明１：ｊ’ｌ玉め支峡圓メ＆ 本 ２ 図 １−２図Ｉ；８゛リーいシ挺ヨ変稜イを嬶モ〉ンζ生回
７）４．６．ｏｌ 第２図１二８け】１支才央αう赫生！工＆ＣＬＫ２−］
−Ｌ］−ト」−ＬゴーＬｒＬネ２０１；にけ１糧古勾支
換過程 本 ６ 」
Claims (1)
- 【特許請求の範囲】 原画情報を蓄積する原画情報蓄積部（１００）と、 前記原画情報蓄積部（１００）に蓄積される原画情報を
構成する画素（Ｐ１２）を、指定された第一の周期で所
定順序で抽出する抽出手段（２００）と、 前記抽出手段（２００）が抽出した前記画素Ｐ１２を、
指定された第二の周期で順次変換画情報蓄積部（３００
）に蓄積する蓄積手段（４００）と、 前記第一の周期と第二の周期とを所定の比率に設定し、
前記抽出手段（２００）および蓄積手段（４００）に指
定する周期設定手段（５００）とを設けることを特徴と
する画面変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61248020A JPS63102470A (ja) | 1986-10-17 | 1986-10-17 | 画面変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61248020A JPS63102470A (ja) | 1986-10-17 | 1986-10-17 | 画面変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63102470A true JPS63102470A (ja) | 1988-05-07 |
Family
ID=17172006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61248020A Pending JPS63102470A (ja) | 1986-10-17 | 1986-10-17 | 画面変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63102470A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02148970A (ja) * | 1988-11-29 | 1990-06-07 | Mita Ind Co Ltd | 変倍信号発生装置 |
-
1986
- 1986-10-17 JP JP61248020A patent/JPS63102470A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02148970A (ja) * | 1988-11-29 | 1990-06-07 | Mita Ind Co Ltd | 変倍信号発生装置 |
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