JPH02148970A - 変倍信号発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタル画像形成装置等において画像デ
ータを拡大又は縮小するための変倍信号を発生する変倍
信号発生装置に関するものである。

〔従来の技術］ 最近の画像形成装置等の分野においては、画像情報をデ
ィジタル処理することがさかんに行われている。例えば
画像形成装置としてディジタル複写機を例にとると、こ
のディジタル複写機は、スキャナ部とプリンタ部とから
構成されている。そして、スキャナ部において原稿を走
査し、画像をディジタル化するとともに、信号補正等の
画像処理を行い、このディジタル画像データをプリンタ
部に送出する。プリンタ部では、前記画像データにもと
づいてレーザユニットを作動させ、プリントユニットで
記録紙上に画像を記録する。

このようなディジタル複写機においては、その特質を生
かして種々の画像処理機能を有している。

画像データの変倍についても種々の方式が提案されてい
るが、−船釣には、２つのメモリ間で、続出アドレス発
生用のクロック（以下、読出用クロックと記す）と書き
込みアドレス発生用のクロック（以下、書き込み用クロ
ックと記ｒ）を制御することにより変倍処理が行われる
。

例えば、画像データを２倍に拡大する場合は、所定の周
波数のクロックで読み出したデータを、その２倍の周波
数を有するクロックで書き込めば、同一画素が２回書き
込まれることとなり、画像データは２倍に拡大されるこ
ととなる。

〔発明が解決しようとする課題〕

前記のような変倍処理を行う回路は、特開昭６０−１９
７４号公報、特開昭６０−８３９８８号公報等に示され
ている。前者の公報では、例えば主走査方向に関しては
、入力データラインバッファと出力データラインバッフ
ァのアドレス及びリード／ライト動作を変倍率に応じて
コントロールしている。即ち、入力データラインバッフ
ァに送られてきた画像データを、出力データラインバッ
ファに書き込む際に、入力データラインバッファの１ビ
ットのデータを出力データラインバッファの２ビットに
わたって書き込むことにより、２倍拡大を実現している
。そしてその際に、１ライン分の均一レベルの画像デー
タについては、変倍処理しても変倍前後でパターンが変
化しないことに着目し、変倍処理を省略して変倍時間を
短縮することが記載されている。

また、後者の公報では、変倍すべき信号を並列に受ける
データセレクタを２個以上を設けるとともに、その出力
を制御し、各データセレクタの出力同志の組合せから拡
大された信号データを得ることが記載されている。

しかし、前記両公報に記載の変倍処理回路では、いずれ
も整数倍の変倍しか行うことができない。

特に、最近のようにズーム機能が求められる複写機にお
いては、前記のような変倍回路では対応できない。

この発明の目的は、簡単な回路構成で、任意の変倍率の
変倍信号を得ることができる変倍信号発生装置を提供す
ることにある。

〔課題を解決するための手段〕

請求項第１項に係る変倍信号発生装置は、記憶手段に記
憶されたディジタルデータを変倍するための読出用クロ
ック及び書き込み用クロックを発生する装置である。

そしてこの変倍信号発生装置は、基本クロックを発生す
る基本タロツク発生手段と、基本クロックを分周してそ
れぞれ異なる周波数の複数の分周クロックを発生する分
周クロック発生手段と、選択信号発生手段と、変倍クロ
ック発生手段とを有している。前記選択信号発生手段は
、読出用クロックと書き込み用クロックのパルス数の比
が、指定きれた変倍率となるよう前記基本クロック及び
分周クロックを組み合わせるための選択信号を発生する
ものである。また、前記変倍クロック発生手段は、選択
信号発生手段からの選択信号に応じて前記基本クロック
及び分周クロックを組合せて変倍クロックを作成し、こ
の変倍クロックを読出用クロック又は書き込み用クロッ
クとして出力するものである。

請求項第２項に係る変倍信号発生装置は、前記請求項第
１項に係る装置の選択信号発生手段を、クロック選択信
号出力手段と、タイミング信号出力手段とにより構成し
たものである。前記クロック選択信号出力手段は、基本
クロック及び複数の分周クロックのうちのいずれのクロ
ックを組み合わせるかを選択するためのクロック選択信
号を出力するものである。また、タイミング信号出力手
段は、各クロックを組み合わせるタイミングを決定する
ための信号を出力するものである。

〔作用〕

請求項第１項に係る発明においては、基本クロック及び
これを分周したそれぞれ周波数の異なる複数の分周クロ
ックが得られる。そして、指定された変倍率に応じて、
これらのクロックのうちのいずれのクロックを組み合わ
せるかを決定するための選択信号が、ＣＰＵ等の制御部
から出力される。変倍クロック発生手段では、前記選択
信号により、読出用クロックと書き込み用クロックのパ
ルス数の比が指定された変倍率となるように、所定のク
ロックが組み合わされ、変倍クロックが作成される。こ
の変倍クロックは、変倍率に応じて読出用クロック又は
書き込み用クロックとして出力される。

このように、周波数の異なる複数のクロックの組合せに
より変倍クロックを作成し、簡単な構成で、任意の変倍
率で信号を拡大、縮小することができる。

請求項第２項に係る発明においては、前記選択信号を、
組み合わせるクロックを選択するクロック選択信号と、
これらをどのようなタイミングで組み合わせるかを決定
するためのタイミング信号とにより構成している。

このように、クロックの選択と、それらを組合せるタイ
ミングの選択を独立して行うことにより、変倍率によっ
ては、組合せタイミングを共通化することができる。

例えば、１９９％の拡大と２９９％の拡大とを考える。

両者とも、書き込み用クロックとして基本タロツクを選
択する。そして１９９％の拡大を行う場合は、読出用ク
ロックとして、基本クロック及びこれを２分周した２分
周クロックを用いるが、２分周クロックの１（１１）カ
ウント目に基本タロツクを組み合わせて変倍クロックを
作成する。

また２９９％の拡大を行う場合は、読出用クロックとし
て、基本クロック及びこれを３分周した３分周クロック
を用いるが、３分周クロックの１（１１）カウント目に
基本クロックを組み合わせて変倍クロックを作成する。

このように、１９９％と２９９％の拡大は、２つのクロ
ックを組み合わせるタイミングが両者とも１（１１）カ
ウント目である。

したがって、前記タイミング信号は同一の信号でよい。

これにより、タイミング信号を例えばＲＯＭに記憶する
場合には、ＲＯＭの容量を少なくすることができる。

〔実施例〕

ディジ　ル　　の まず、本発明の実施例による変倍信号発生装置が適用さ
れるディジタル複写機の全体構成を、第３図に基づいて
説明する。

第３図に示すディジタル複写機は、原稿情報を読み取る
スキャナ部１と、画像情報を記録紙に記録するプリンタ
部２とからなっている。スキャナ部１には、その上面に
原稿が載置される原稿台３が設けられている。原稿台３
の下方には、原稿を露光走査してその画像情報を読み取
るための光学ユニット４が配置されている。光学ユニッ
ト４は、光源、反射ミラー、レンズ等から構成されてい
る。

そして、光学系ユニット４によって読み取られた画像情
報は、ＣＣＤユニット５に結像されるようになっている
。また、ＣＣＤユニット５の後段には画像処理ユニット
６が設けられている。この画像処理ユニット６は、前記
得られた画像情報をディジタル化し、また各種の信号補
正等を行うものである。

プリンタ部２は、画像処理ユニット６で得られたディジ
タル画像データが人力されるレーザユニット７を有して
いる。レーザユニット７からのレーザ光は、画像データ
によって走査制御され、光学系を介してプリントユニッ
ト８に照射されるようになっている。プリントユニット
８は、通常の複写機における画像形成部と同様の構成で
ある。

即ち、中央部には静電潜像が形成される感光体ドラム８
ａが配置されている。感光体ドラム８ａの周囲には、感
光体ドラム８ａを所定の電位に帯電させる帯電装置８ｂ
、静電潜像を現像する現像装置８ｃ、記録紙にトナー像
を転写するための転写装置８ｄ、感光体ドラム８ａから
記録紙を分離するための記録紙分離装置８ｅ、及び感光
体ドラム８ａ上の残留トナーを除去するクリーニング装
置８ｆが配置されている。プリンタ部２の下部には、記
録紙を収納する給紙カセット９からの記録紙を、プリン
トユニット８、定着部１０の順に搬送して、排紙トレイ
１１に排出する搬送系７０が設けられている。

百　几　ユニットの　　４ 第４図は、前記第３図に示した画像処理ユニット６のブ
ロック構成を示すものである。図において、１３はＣＣ
Ｄユニット５に設けられたＣＣＤセンサ１２からのアナ
ログ画像データをディジタル信号に変換するＡ／Ｄ変換
回路、１４は原稿の幅方向の光量補正を行うためのシェ
ーディング補正回路である。

１５及び１６は前記シェーディング補正の行われた画像
データがそのまま書き込まれるラインメモリ、１７及び
１８はこのラインメモリ１５及び１６の画像データが変
倍されて書き込まれるラインメモリである。これらの対
となったラインメモリ１５及び１６と、ラインメモリ１
７及び１８は、リード／ライトイネーブル信号により、
どちらか一方に対してのみデータの書き込み／読出が可
能となり、他方は逆の動作、即ち読出／書き込みが行わ
れるようになっている。１９は操作部から指定された変
倍率に応じて読出用クロック及び書き込み用クロックを
発生するとともに、この各クロックに応じて読出用アド
レス及び書き込み用アドレスを発生する変倍信号発生回
路である。変倍信号発生回路１９は、変倍クロックを発
生する変倍クロック出力部１’ｌａと、この変倍クロッ
ク出力部１９ａを制御するＣＰＵ１９ｂと、プログラム
及びデータテーブル等が格納されたＲＯＭ１９ｃと、Ｒ
ＡＭ１９ｄとを備えている。２０は前記ラインメモリ１
７及び１８から読み出された画像データに対して、濃度
処理、二値化処理等を行う処理回路である。この処理回
路２０の出力データが、プリンタ部２に送出されるよう
になっている。

変倍信号発生回路 第１図は前記第４図に示された変倍信号発生回路１９の
機能ブロックを示したものである。この変倍信号発生回
路１９は、ペースクロツタと、クロックＡ又はクロック
Ｂとを組み合わせて変倍クロックを発生し、これを読出
用クロック又は書き込み用クロックとして出力するため
の回路である。

なお、ベースクロック、クロックＡ１クロックＢのそれ
ぞれにどのような周波数のクロックを選択するかは、前
記第４図に示したＣＰＵ１９ｂからの信号によって決定
される。そして、この変倍信号発生回路１９は、クロッ
ク発生部２１と、クロック選択信号発生部２２と、タイ
ミング信号出力部２３と、選択部２４とから構成されて
いる。

クロック発生部２１は、各種の周波数のクロックを発生
するためのものであり、原クロック（基本クロック）を
発生する原クロツク発生器２５と、原クロックをそれぞ
れ２分周、３分周、４分周したクロックを発生する２分
周クロック発生器２６．３分周クロック発生器２７、及
び４分周クロック発生器２８とを有している。

また、クロック選択信号発生部２２は、組み合わせるク
ロックを選択するためのものであり、ＣＰＵ１９ｂから
のベースクロックコード、クロックＡコード、クロック
Ｂコードを、それぞれラッチする第１〜第３データラツ
チ３３〜３５を有している。３６は第１イネーブルコン
トローラであり、この出力は、第２データラツチ３４に
接続されるとともに、インバータ３日及びＯＲ回路４゜
を介して第１データラツチ３３に接続されている。

このイネーブル信号の接続により、第１データラツチ３
３及び第２データラツチ３４のいずれが一方のみの出力
が選択されるようになっている。また、３７は第２イネ
ーブルコントローラであり、この出力は、第３データラ
ツチ３５に接続されるとともに、インバータ３９及びＯ
Ｒ回路４ｏを介して第１データラツチ３３に接続されて
いる。このイネーブル信号の接続により、第１データラ
ツチ３３及び第２データラツチ３４のいずれか一方のみ
の出力が選択されるようになっている。なお、第１及び
第２イネーブルコントローラ３６．３７からのイネーブ
ル信号の出力タイミングは、タイミング信号出力部２３
からの信号によって制御されるようになっている。

タイミング信号出力部２３は、クロックを組み合わせる
タイミングを決定するためのタイミング信号を出力する
ものであり、クロックＡカウンタ３０及びクロックＡ用
コンパレータ２９からなるクロックＡ用タイミング信号
出力部と、クロックＢカウンタ３１及びクロックＢ用コ
ンパレータ３２からなるクロックＢ用タイミング信号出
力部とから構成されている。各カウンタ３０，３１は、
それぞれ変倍クロックのパルス数をカウントするもので
ある。また、各コンパレータ２９，３２は、カウンタ３
０，３１のカウント値が、予めセットされたカウント値
になったときにタイミング信号を出力するものである。

また、選択部２４は、前記クロック選択信号発生部２２
からのクロックコードをデコードするためのデコーダ４
１と、このデコーダ４１出力に応じて原クロック又は各
分周クロックを選択するセレクタ４２とから構成されて
いる。

の 第２図は前記第１図の構成を具体的に実施するための回
路図を示したものである。なお、この第２図では主走査
方向の変倍クロックの発生回路について示しており、副
走査方向については、光学系の移動速度の制御で行うこ
ととする。図中、第１図と同一符号は同−又は相当のも
のを示している。前記クロック発生部２１は、そのクロ
ック端子に原クロック（ＣＬＯＣＫ）が入力されるフリ
ップフロップにより構成されており、２分周クロック発
生器２６は１つのフリップフロップで構成されており、
このフリップフロップは、そのクロック端子に原クロッ
クが接続され、Ｄ端子にそのＱ出力が接続されており、
Ｑ端子に２分周クロックを得るようになっている。また
、３分周クロ・ンク発生器２７は、直列に接続された２
つのフリップフロップ２７ａ、２７ｂと、ＮＡＮＤ回路
２７ｃとから構成されている。フリップフロップ２７ａ
、２７ｂのクロック端子には原クロックが接続されてお
り、フリップフロップ２７ｂのＤ端子にはフリップフロ
ップ２７ａのＱ出力が接続されている。

また、ＮＡＮＤ回路２７ｃの入力には、フリップフロッ
プ２７ａ、２７ｂのＱ出力が接続され、その出力はフリ
ップフロップ２７ａのＤ端子に接続されている。そして
、フリップフロップ２７ａのＱ出力に３分周クロックが
得られるようになっている。さらに４分周クロック発生
器２８は、直列に接続された３つのフリップフロップ２
８ａ、２３ｂ、２８ｃと、ＮＡＤ回路２８ｄとから構成
されている。各フリップフロップ２８ａ、２８ｂ。

２８ｃのクロック端子には原クロックが接続されており
、フリップフロップ２８ｂのＤ端子にはフリップフロッ
プ２８ａのＱ出力が、フリップフロップ２８ｃのＤ端子
にはフリップフロップ２８ｂのＱ出力が接続されている
。ＮＡＮＤ回路２８ｄの入力には、フリップフロップ２
８ａ、２８ｂ２８ｃのＱ出力が接続され、その出力はフ
リップフロップ２８ａのＤ端子に接続されている。そし
て、フリップフロップ２８ａのＱ出力に４分周クロック
が得られるようになっている。また、各分周クロック発
生器２６．２７．２８のそれぞれのクリア端子には、後
述するクロック選択コードの最上位ビット（第３位ビッ
ト■）、第２位ビット（■）、最下位ビット（■）が接
続されている。

第１図のクロック選択信号発生部２２を構成する第１〜
第３データラツチ３３〜３５は、セレクタ回路４５及び
４６によって構成されている。セレクタ回路４６のＡ入
力端子（ＡｌへＡ３）には、ＳＣＯ，ＳＣＩ、５Ｃ２０
３ビット構成のクロックコードが入力されており、また
Ｂ入力端子（Ｂｌ−８３）には、ＴＣＯ，ＴＣＩ、Ｔｅ
３の３ビット構成のクロックコードが入力されている。

また、セレクタ回路４５のＡ入力端子には、ＦＣＯＦＣ
Ｉ、Ｆｅ２の３ビット構成のベースクロックコードが入
力され、Ｂ入力端子には、セレクタ回路４６の出力が入
力されている。そして各セレクタ回路４５．４６のセレ
クト端子には、後述するイネーブルコントロール３６．
３７からのイネーブル信号（選択信号）が接続されてお
り、ともにｒｌ、でＢ入力端子に入力された信号が、「
０」でＡ入力端子に入力された信号が選択され、この選
択された信号が、Ｙ出力端子（Ｙｌ〜Ｙ３）に出力され
るようになっている。Ｙ出力端子は、それぞれ選択部２
４を構成するフリップフロップ４７〜４９のＤ端子に接
続されている。

選択部２４は、第１図のデコーダ４１及びセレクタ４２
の両機能を有するデコーダ・セレクタ４３と、前述のフ
リップフロップ４７〜４９とから構成されている。デコ
ーダ・セレクタ４３のデータ入力端子には、各クロック
が接続されている。

即ち、入力端子Ｄｏには原クロックが、Ｄｌには２分周
クロック発生器２６からの２分周クロック（■）が、Ｄ
２には３分周クロック発生器２７からの３分周クロック
（■）が、Ｄ４には４分周クロック発生器２８からの４
分周クロック（■）がそれぞれ接続されている。またデ
コード端子Ａ。

Ｂ、Ｃには、前記フリップフロップ４７〜４９の各Ｑ出
力が接続されており、ここでは、ｒＡ、Ｂ。

Ｃ，が「（１１）０」で原クロックを、「１（１１）」
で２分周クロック（■）を、ｒｏｌｏ、で３分周クロッ
ク（■）を、ｒｏｏｌ」で４分周クロック（■）を選択
して、Ｙ出力端子に出力するようになっている。なお、
このＹ出力端子から出力されるクロックが、変倍クロッ
クである。また、前記フリップフロップ４７〜４９のク
リア端子には、水平同期信号（Ｈ８’ｌＮＣ”）が接続
され、またクロック端子には初期化信号（ＩＮＩＴ）等
の信号によって作動する動作タイミング設定回路５９か
らの制御信号が接続されている。

タイミング信号出力部２３を構成するクロックＡカウン
タ３０は、最大１（１１）までカウントできるように、
２個の１６進カウンタにより構成されている。各カウン
タ３０のクロック端子には、前記デコーダ・セレクタ４
３のＹ出力である変倍クロック（■）が接続され、また
クリア端子には、後述するイネーブルコントローラ３６
のＱ出力である選択信号が接続されている。そして、こ
のカウンタ３０のカウント出力ＱＡ−ＱＤは、各カウン
タ３０に対応して設けられたクロックＡ用コンパレータ
２９のＰ入力端子（ＰＯ〜Ｐ３）に接続されている。コ
ンパレータ２９のＱ入力端子（ＱＯ〜Ｑ３）には、所定
のプリセット値（ＣＡＯ〜ＣＡ７）がセットされるよう
になっている。そして、カウント値Ｐとプリセット値Ｑ
とが等しくなったときに、その出力端子（Ｐ＝Ｑ端子）
から、一致信号として「１」が出力されるようになって
いる。なお、クロックＢ用のカウンタ３１、コンパレー
タ３２も全（同様の構成となっている。

第１図の第１イネーブルコントローラ３６及びインバー
タ３８は、コンパレータ２９からの一致信号が入力され
るＮＡＮＤ回路５０と、このＮＡＮＤ回路５０の出力が
Ｄ端子に接続されたフリップフロップ５１とを有してい
る。フリップフロップ５１のクロック端子には、初期化
信号又は動作タイミング設定回路５９からの出力信号が
接続され、クリア端子には、水平同期信号が接続されて
いる。また、ＮＡＮＤ回路５０の入力には、プリセット
値がＯ１即ち各ビットがすべて「０」の場合にのみ「０
」を出力するＮＡＮＤ回路５３の出力が接続されている
。このＮＡＮＤ回路５３の入力には、プリセット値の各
ビットが入力されるＮＯＲＯＲ回路４０各出力が接続さ
れている。このようにして、プリセット値が０の場合は
、コンパレータ２９からの一致信号がフリップフロップ
５１に人力されないようになっている。また、第２イネ
ーブルコントローラ３７の構成も同様であり、ＮＡＮＤ
回路５４．５７と、フリップフロップ５５と、ＮＯＲＯ
Ｒ回路４０からなっている。

そして、前記フリップフロップ５１のＱ出力（選択信号
）は、そのままＯＲ回路４０を介してセレクタ回路４６
のセレクト端子に接続されるとともに、Ｑ出力（選択信
号）はＯＲ回路４０を介してセレクタ回路４５のセレク
ト端子に接続されている。一方、第２イネーブルコント
ローラ３７例のフリップフロップ５５のＱ出力（選択信
号）は、インバータ５８及びＯＲ回路４０を介してセレ
クタ回路４６のセレクト端子に、またＱ出力（選択信号
）は、そのままＯＲ回路４０を介してセレクタ回路４５
のセレクト端子に接続されている。

５９は前記第１図には示していないが、各フリップフロ
ップのデータを初期設定したり、また動作タイミングを
設定するための動作タイミング設定回路であり、ＯＲ回
路６０、フリ・ンプフロップ６１及び６４、インバータ
６２、及びＡＮＤ回路６３を有している。初期化信号又
はフリップフロップ６１のＱ出力は、ＯＲ回路６０を介
してフリップフロップ５１及び５５のクロック端子に接
続されている。フリップフロップ６１のＤ端子には、デ
コーダ・セレクタ４３のＹ出力である変倍クロック（■
）が接続され、クロック端子には、原クロックの周波数
の２倍の周波数を有するクロック（ＣＬＯＣＫ２Ｘ：以
下、２倍クロックと記す）が接続されている。また、そ
のＱ出力はＡＮＤ回路６３に入力されている。ＡＮＤ回
路６３の入力には、インバータ６２により得られる初期
化信号の反転信号が入力されており、前記フリップフロ
ップ６１のＱ出力との論理積が、前記選択部２４の各フ
リップフロップ４７〜４９のクロック端子に接続されて
いる。フリップフロップ６４のＤ端子には、前記選択部
２４のフリップフロップ４７のＱ出力（■）が接続され
、クロック端子には、２倍クロックが接続されている。

そして、フリップフロップ６４のＱ出力は、原クロック
が入力されるＡＮＤ回路６５の他方入力に接続されてい
る。なお、フリップフロップ６１及び６４のクリア端子
には、水平同期信号が接続されている。

五像云二叉■流並 次に第４図により画像データの流れについて説明する。

スキャン部１の光学ユニット４が走査することによって
、原稿の画像情報が読み取られる。この原稿画像情報は
、光学系を介してＣＣＤセンサ１２に入力される。ＣＣ
Ｄセンサ１２の出力は、画像処理ユニット６のＡ／Ｄ変
換回路１３によってディジタルデータに変換される。こ
のディジタルデータは、シェーディング補正され、所定
の書き込みクロックにしたがって、ラインメモリ１５又
は１６に書き込まれる。このときＲ／Ｗイネーブル信号
によって、ラインメモリ１５にデータが書き込まれる時
は、その続出が禁止されて、ラインメモリ１６側の続出
が可能となり、逆にラインメモリ１６にデータが書き込
まれる時は、その続出が禁止されて、ラインメモリ１５
側の読出が可能となる。

ラインメモリ１５及び１６のデータは、変倍信号発生回
路１９からの読出用クロックによって読み出され、この
読み出されたデータは、変倍信号発生回路１９からの書
き込み用クロックによって、ラインメモリ１７及び１８
に書き込まれる。このときの、読出用クロックと書き込
み用クロックのパルス数の比を変倍クロック発生回路１
９ａで制御することにより、変倍率に応じてデータが拡
大又は縮小されてラインメモリ１７及び１８に書き込ま
れる。そして、このラインメモリ１７及び１８のデータ
は、変倍信号発生回路１９からの読出用クロックによっ
て読み出され、濃度処理、二値化処理されてプリンタ部
２へ送出される。

゛　クロックの　生倭 次に変倍クロックの発生動作について説明する。

なお、本実施例による変倍率は、２５〜４（１１）％と
する。

操作パネル上で変倍率が設定されると、この変倍率の値
によって組み合わせるクロックの種類及びそのタイミン
グが、第６図のフローチャートによって決定される。な
お、クロックを組み合わせるタイミングは、クロックＡ
用コンパレータ２９及びクロックＢ用コンパレータ３２
にプリセットする値によって決定される。

まず、第６図のフローチャートに使用する記号を、以下
のように定義する。

ＺＯＯＭ　（ズーム値）：設定された変倍率（％）を示
す変数 Ｂａ５ｅ　（ベース４Ｉ）　　：変倍クロックのベース
となるクロックを示す変数 Ａ−ＣＬＫ（クロックＡ変数）：変倍クロックに組み合
わせるクロックＡを示す変数 Ｂ−’ＣＬに（クロックＢ変数）：変倍クロックに組み
合わせるクロックＢを示す変数 Ｔｈ（Ｌきい値）：組合せ番号（Ｃｏｍｂ）算出のため
のスレッショルドレベルを示ス変数 Ｃｏｍｂ　（組合せ番号）：カウンタテーブル（０〜５
０）の組合せ番号を決定するための変数なお、カウンタ
テーブルは、第５図に示すテーブルを示している。この
カウンタテーブルは、所定の変倍率が設定されたとき、
組合せ番号（Ｃｏｍｂ）　Ｎを選択し、そのときはクロ
ックＡ用コンパレータ２９のプリセット値（ＣＮＴ−Ａ
　）がｉで、クロックＢ用コンパレータ３２のプリセッ
ト値（ＣＮＴ−Ｂ　）がｊであることを示している。例
えば、変倍率が１（１１）％（２（１１）％、３（１１
）％、４（１１）％も同様）である場合は、組合せ番号
「０」を選択し、クロックＡ用プリセット値及びクロッ
クＢ用ブリセットイ直をともに「０」とする。また、１
９９％（２９９％、３９９％も同様）の場合は、組合せ
番号ｒ１．を選択し、クロックＡ用プリセット値を「９
９」、クロックＢ用プリセット値を「０」とする。同様
に、１９８％（２９８％、３９８％も同様）の場合は、
組合せ番号「２」を選択し、クロックＡ用プリセット値
をｒ４９Ｊ、クロックＢ用プリセット値を「０」とする
。このようにして、変倍率に応じてこのテーブルを参照
して各値が決定される。また、テーブル中のｒＤｉｆｆ
」は、「０」でクロックＡとクロックＢの周波数が同じ
場合を、「１」で両クロックの周波数が異なる場合を示
している。

ここで、変倍率が２５〜４（１１）％の場合は、３７６
種類の変倍率の設定が必要であり、−船釣には二〇カウ
ンタテーブルの組合せも３７６種類必要と考えられる。

しかし、例えば１９９％、２９９％のように、下２桁が
同じ変倍率の場合は、クロックを組み合わせるタイミン
グを共通化することができる。即ち、１９９％の場合は
、読出用クロックとして、２分周クロックを９９カウン
トし、１（１１）カウント目に原クロックを挿入した変
倍クロックとし、書き込み用クロックを原クロックとす
ればよい。また２９９％の場合名よ、読出用クロックと
して、３分周クロックを９９カウントし、１（１１）カ
ウント目に原クロックを挿入した変倍クロックとし、書
き込み用クロックを原クロックとすればよい。このよう
に、１９９％と２９９％とでは、１（１１）カウント目
に異なる周波数のクロックを挿入するというタイミング
は共通であり、したがって、組合せ番号としてはＯ〜５
０で対処することができる。

次に前記フローチャートにしたがってクロックの選択、
タイミングの選択動作について説明する。

まず、ステップＳ１で変倍率に相当するズーム値（ＺＯ
ＯＭ）の値を判断する。変倍率が２５〜９９％である場
合は、ズーム値も「２５〜９９」となり、「２５〜２９
Ｊの場合、［３０〜３９Ｊの場合、「４０〜６９」の場
合、「７０〜９９」の場合に区別して各処理を行う。

ズーム値が「２５〜２９」の場合は、ステップ８２〜４
にて、ベースクロックコード（ＦＣ）として４分周クロ
ックｒｏｏｌＪを、ベース値（Ｂａｓｅ）に「４」を、
またしきい値（Ｔｈ）に「２５」をそれぞれセットする
。ズーム値が「３０〜３９」の場合は、ステップＳ５〜
７にて、ベースクロックコードとして３分周クロックｒ
０１０Ｊを、ベース値に「３」を、またしきい値に「３
３」をそれぞれセットする。ズームイ直が「４０〜６９
」の場合は、ステップ３８〜１０にて、ベースクロック
コードとして２分周クロックｒｌｏＯｊを、ベース値に
「２」を、またしきい値に「５０」をそれぞれセットす
る。また、ズーム値が「７０〜９９」の場合は、ステッ
プＳＬ１〜１３にて、ベースクロックコードとして原ク
ロック「（１１）０」を、ベース値に「１」を、またし
きい値にｒｌｏＯＪをそれぞれセットする。

変倍率に応じて各値がセントされると、ステップＳ１４
又はステップＳ１５に移行する。ステップＳ１４及び１
５では、１　「ズーム値」−「シきい値」　１を演算し
、この値を組合せ番号（Ｃｏｍｂ）としてセットする。

ステップＳ１６では、ズーム値がしきい値より大きいか
否かを判断する。Ｎｏであれば、ステップ３１７で、ク
ロックＡ変数（Ａ−ＣＩＪ）として「ベース値−ＩＪＯ
値をセットし、ＹＥＳであれば、ステップＳ１８で、ク
ロックＡ変数としてｒベース値＋１ノの値をセットする
。また、ステップＳ１５で組合せ番号がセットされた後
は、ステップ５１９でクロックＡ変数として、「ベース
値＋１」の値をセットする。

一方、ズーム値が１（１１）〜４（１１）の場合は、１
（１１）〜１５０の場合、１５１〜２５０の場合、２５
１〜３５０の場合、３５１〜４（１１）の場合に区別し
て各処理を行う。

ズーム値が１（１１）〜１５０の場合は、ステップＳ２
０及び２１にて、ベースクロックコードとしてｒＯＯＯ
Ｊを、ベース値として「１」をそれぞれセットする。ズ
ーム値が１５１〜２５０の場合は、ステップＳ２２及び
２３にて、ベースクロックコードとしてＮｏ（１＋を、
ベース値として「２」をそれぞれセットする。ズーム値
が２５１〜３５０の場合は、ステップＳ２４及び２５に
て、ベースクロックコードとして「０１０」を、ベース
値として「３」をそれぞれセットする。ズーム値が３５
１〜４（１１）の場合は、ステップ３２６及び２７にて
、ベースクロックコードとして「（１１）１」を、ベー
ス値として「４」をそれぞれセットする。

これらの各僅のセットを行った後は、ステップ３２Ｂに
て、しきい値として、ズーム値の下２桁をセットする。

ステップＳ２９では、このしきい値によって組合せ番号
及びクロックＡ変数にそれぞれ異なる値をセットする。

即ち、しきい値が「０」の場合は、ステップ３３０及び
３１にて、組合せ番号としてしきい値をそのままセット
し、クロックＡ変数としてベース値をセットする。しき
い値が「０」より大きく’４９Ｊ以下の場合は、組合せ
番号としてしきい値をそのままセットし、クロックＡ変
数として「ベース値＋１」をセットする。またしきい値
が「５０」以上「９９」以下の場合は、組合せ番号とし
て（１（１１）−Ｌきい値）を、クロックＡ変数として
「ベース値−１」をセットする。

次にステップＳ３６では、前記クロックＡ変数の値を判
断する。クロックＡ変数が「１」の場合は、ステップＳ
３７にて、クロックＡコード（ＳＣ）として原クロック
ｒｏ（１１）Ｊをセットする。

同様に、クロックＡ変数が「２」の場合は、ステップ５
３８にて、クロックＡコードとして２分周クロックｒｌ
ｏＯ，を、クロックＡ変数が「３」の場合は、ステップ
Ｓ３９にて、クロックＡコードとして３分周クロックｒ
ｏｔｏ、、を、クロックＡ変数が「４」の場合は、クロ
ックＡコードとして４分周クロックｒｏｏＩＪをセット
する。

ステップＳ４１では、前記処理でセットされた組合せ番
号において、カウンタテーブルのＤｉｆｆの値が「１」
か否かを判断する。ＹＥＳであれば、ステップＳ４２に
てクロックＢ変数（Ｂ−ＣＬＫ）としてベース値をセッ
トし、ＮＯであれば、ステップＳ４３にてクロックＢ変
数としてクロックＡ変数の値をセットする。

次にステップＳ４４にてクロックＢ変数の値を判断する
。クロックＢ変数が「１」の場合は、ステップＳ４５に
て、クロックＢコード（ＴＣ）として原クロックｒｏｏ
ＯＪをセットする。同様に、クロックＢ変数が「２」の
場合は、ステップＳ４６にて、クロックＢコードとして
２分周クロックｒｌｏＯＪを、クロックＢ変数が「３」
の場合は、ステップＳ４７にて、クロックＢコードとし
て３分周クロックｒｏ１０Ｊを、クロックＢ変数が「４
」の場合は、ステップ３４ＢにてクロックＢコードとし
て４分周クロックｒｏｏＩＪをセットする。

このようにして、ペースクロツタ、クロックＡ１クロッ
クＢとして、それぞれどのような周波数のクロックを使
用するかを決定するためのクロックコードが決定される
。この後、ステップＳ４９にて、カウンタテーブルを参
照して、前記処理で決定された組合せ番号にしたがって
各コンパレータ２９．３２にセットするプリセット値を
セットする。

前記処理によって、設定された変倍率に応じて、第２図
のベースクロックコードＦＣ，クロックＡコードＳＣ１
クロックＢコードＴＣ，プリセット値ＣＮＴ−＾及びＣ
ＮＴ−Ｂがセットされる。

水平同期信号（ＨＳＹＮＣ）が各フリップフロップ回路
のクリア端子に入力された後、最初の初期化信号（ＩＮ
ＩＴ）が動作タイミング設定回路５９に入力されると、
この初期化信号はＯＲ回路６０を介してフリップフロッ
プ５１．５５のクロック端子に入力される。一方、タイ
ミング信号出力回路２３からの出力が、ＮＡＮＤ回路５
０．５４を介してフリップフロップ５１．５５のＤ端子
に入力されている。このＤ端子に入力されている状態が
、前記クロック端子に入力される信号のタイミングでＱ
端子に出力される。

フリップフロップ５１のＱ出力は、ＯＲ回路４０を介し
てセレクタ回路４６のセレクト端子に入力されるととも
に、クロックＡカウンタ３０のクリア端子に入力される
。クロックＡカウンタ３０は、クリア端子に「０」が入
力されてクリア状態となる。したがって、コンパレータ
２９から一致信号「１」が出力されるごとに、クロック
Ａカウンタ３０はそのカウント値がクリアされる。また
、前記フリップフロップ５１のＱ出力は、ＯＲ回路４０
を介してセレクタ回路４５のセレクト端子に入力される
。

一方、フリップフロップ５５のＱ出力は、インバータ５
８及びＯＲ回路４０を介してセレクタ回路４６のセレク
ト端子に入力されるとともに、そのままクロックロカウ
ンタ３１のクリア端子に人力される。したがって、前記
同様に、コンパレータ３２から一致信号「１」が出力さ
れるごとに、クロックロカウンタ３１はそのカウント値
がクリアされる。またフリップフロップ５５のＱ出力は
、ＯＲ回路４０を介してセレクタ回路４５のセレクト端
子に入力される。

セレクタ回路４６及び４５では、そのセレクト端子に入
力されている信号の状態によって、Ａ入力又はＢ入力の
いずれかが選択される。即ち、セレクト端子に「１」が
入力されていればＢ入力が、「０」が入力されていれば
六入力が選択される。

したがって、セレクタ回路４５のＢ入力には、クロック
Ａコード又はクロックＢコードが入力され、セレクタ回
路４５のセレクト端子の状態で、ベースクロックコード
か、あるいはクロックＡコード又はクロックＢコードが
選択されて出力される。

セレクタ回路４５の出力の各ビットは、それぞ゛れ選択
部２４のフリップフロップ４７〜４９のＤ端子に入力さ
れる。各フリップフロップ４７〜４９は、動作タイミン
グ設定回路５９を構成するフリップフロップ６１のＱ出
力をクロックとして、前記セレクタ回路４５の出力をＱ
端子に出力する。

この３ビット出力は、クロック選択コードとして機能し
、デコーダ・セレクタ４３の制御端子（ＡＢ、Ｃ）に入
力される。デコーダ・セレクタ４３の入力端子には、原
クロックと、各分周クロック発生器２６．２７．２８で
作成された２分周クロック（■）、３分周クロック（■
）、及び４分周クロック（■）とが入力されている。そ
して、デコーダ・セレクタ４３は、制御端子に入力され
るコードデータに基づいて、その入力端子に入力される
原クロック又は各分周クロックのいずれかを選択し、Ｙ
端子に出力する。このＹ端子の出力されるクロックが変
倍クロックである。

変倍クロックは、クロックＡカウンタ３０及びクロック
ロカウンタ３１のクロック端子に人力され、カウントさ
れる。そして、そのカウント出力はコンパレータ２９，
３２に出力され、このコンパレータ２９，３２で予めプ
リセットされた値と比較される。前記カウント値とコン
パレータ２９３２のプリセット値が一致した場合は、そ
れぞれ一致信号が「１」出力され、この一致信号はＮＡ
ＮＤ回路５０．５４を介してフリップフロップ５１．５
５のＤ端子に「０」として入力される。なお、コンパレ
ータ２９，３２に、プリセット値としてｒ□、でない何
らかの値がセットされていれば、ＮＡＮＤ回路５３．５
７の出力は「１」となり、前記一致信号はＮＡＮＤ回路
５０．５４を通過し、選択信号としてセレクタ回路４６
．４５のセレクト端子に入力される。一方、前記コンパ
レータ２９，３２から一致信号が出力された場合の各フ
リップフロップ５’ｌ、５５のＱ出力「０」は、各カウ
ンタ３０．３１のクリア端子に入力され、そのカウント
値をクリアする。

このような動作を繰り返して、ベースクロックコードと
クロックＡコードを、クロックＡ用コンパレータ２９に
プリセットされたカウント値に応じたタイミングでもっ
て組合せ、ベースクロックコードで設定された周波数の
クロックと、クロックＡコードで設定された周波数のク
ロックとにより変倍クロックを作成する。また、同様に
、ベースクロックコードとクロックＢコードを、クロッ
クＢ用コンパレータ３２にプリセットされたカウント値
に応じたタイミングでもって組合せ、ベースクロックコ
ードで設定された周波数のクロックと、クロックＢコー
ドで設定された周波数のクロックとにより変倍クロック
を作成する。

１体貫 次に具体例として、１４９％に変倍する場合の動作を説
明する。

まず、１４９％の場合の、ベースクロックコード、クロ
ックＡコード、クロックＢコード、及びコンパレータの
プリセット値の設定について説明する。

第６図のフローチャートを参照して、１４９％の場合は
、ステップＳ１でズーム値が１（１１）〜１５０と判断
され、ステップＳ２０に移行する。このステップＳ２０
及び次ステツプＳ２１では、ベースクロックコード（Ｆ
Ｃ）として原クロツクコードｒ（１１）０Ｊをセットし
、またベース値として「１」をセットする。

次にステップ３２８に移行し、しきい値としてズーム値
の下２桁、即ち「４９」をセットする。

ステップＳ２９ではしきい値を判断する。この例ではし
きい値が「４９」であるからステップＳ３２及び３３に
進む。そして組合せ番号として前記しきい値「４９」を
セットし、またクロックＡ変数として「ベース値＋１」
、即ち「２」をセットする。

ステップＳ３６に移行し、クロックＡ変数の値を判断す
る。前記ステップＳ３３にてクロックＡ変数は「２」に
セットされており、したがって、ステップＳ３８に移行
し、クロックＡコード（ＳＣ）として、２分周クロック
ｒｌｏｏ、をセットする。ステップＳ４１では、カウン
タテーブルを参照し、ＤｉｆｆＯ値を判断する。この例
では、組合せ番号は前記ステップ３３２で「４９」にセ
ットされており、ＤｉｆｆＯ値は「１」である。したが
って、ステップＳ４２に移行し、クロックＢ変数として
ベース値をセット、する。ベース値は、ステップＳ２１
にて「１」にセットされており、このステップ３４２の
処理によりクロックＢ変数は「１」となる。

次にステップＳ４４に移行し、クロックＢ変数を判断す
る。ここでは「１」であるから、ステップ３４５に移行
し、クロックＢコード（ＴＣ）として原クロックｒ（１
１）０Ｊをセットする。このようにして各クロックコー
ドを設定した後、ステップＳ４９にて、カウンタテーブ
ルを参照して、コンパレータ２９，３２にプリセット値
をセットする。この例では、クロックＡ用コンパレータ
２９に「１」が、クロックＢ用コンパレータ３２に「９
９」がセットされる。

このようにして各値がセットされた後、各クロックを組
合せて、１４９％用の変倍クロックが作成される。以下
、第７図のタイミングチャートを参照しながら説明する
。前記各値がセットされた後、各フリップフロップのク
リア端子に水平同期信号が入力され、初期化される（タ
イミングｔ１）。この状態では、フリップフロップ５１
のＱ出力は「ＯＪである。そして、前記水平同期信号が
入力された後、タイミングｔ２で最初の初期化信号が入
力されると、この初期化信号はＯＲ回路６０を介してフ
リップフロップ５１のクロック端子に入力される。この
初期状態では、まだコンパレータ２９から一致信号が出
力されておらず、フリップフロップ５１のＤ端子は「１
」である。したがって、前記初期化信号の人力されたタ
イミングｔ２で、フリップフロップ５１のＱ端子には「
１」が、Ｑ端子には「０」が出力される。

また、前記初期化信号はフリップフロップ５５のクロッ
ク端子にも人力される。クロックＢ用コンパレータ３２
についても、一致信号が出力されていないので、フリッ
プフロップ５５のＤ端子入力は「１」である。したがっ
て、フリップフロップ５５のＱ端子からは、前記初期化
信号の入力タイミングでＮＪが、またＱ端子からはｒ□
、が出力される。

前記フリップフロップ５１のＱ出力「１」と、フリップ
フロップ５５のＱ出力の反転信号「０」はＯＲ回路４０
に入力され、結局セレクタ回路４６のセレクト端子には
「１」が入力される。また、各フリップフロップ５１．
５５のＱ出力「０」。

「０」は、ＯＲ回路４０を介してセレクタ回路４５のセ
レクト端子に入力される。したがって、セレクタ回路４
６ではクロックＢコードが選択され、これがセレクタ回
路４５のＢ入力に入力され、さらにセレクタ回路４５で
、そのへ入力であるベースクロックコードである原クロ
ツクコード「（１１）０」が選択される。

このコードの各ビットは、それぞれフリップフロッゾ４
７〜４９のＤ端子に入力される。一方、動作タイミング
設定回路５９のフリップフロップ６１のＱ出力は、この
時点では「１」を２倍クロックのタイミングで出力して
いる。また、初期化′信号はタイミングｔ２から所定の
期間後、「０」となるので、前記フリップフロップ６１
のＱ出力「１」は、ＡＮＤ回路６３を通過して前記各フ
リップフロップ４７〜４９のクロック端子に入力される
。したがって、タイミングｔ３においては、各フリップ
フロップ４７〜４９のＱ端子から「０」ｒｏ」’、ｒｏ
」が出力され、これらはデコーダ・セレクタ４３に人力
される。デコーダ・セレクタ４３の入力には、原クロッ
クと各分周クロックが入力されているが、前記ｒｏｏＯ
Ｊコードにより、Ｙ端子からは変倍クロックとして原ク
ロックＣＩ（第７図のり、ＳＥＬ　Ｙ参照）が出力され
る。

前記Ｙ端子から出力された変倍クロックは、クロックＡ
カウンタ３０と、クロックロカウンタ３１のクロック端
子に人力される。いま、クロックＡ用コンパレータ２９
には、プリセット値とじて「１」が設定されているので
、前記変倍クロックが１パルス入力されたことにより、
一致信号「１」を出力する。また、クロックＢ用コンパ
レータ３２のプリセット値は「９９」であるので、致信
号は出力されない。

前記コンパレータ２９からの一致信号’　１　：＋によ
り、フリップフロップ５１のＤ端子には、「０」が入力
される。一方、前記Ｙｉｉ子から出力された変倍クロッ
クは動作タイミング設定回路５９のフリップフロップ６
１のＤ端子にも入力されている。そして、このフリップ
フロップ６１は２倍クロックのタイミングでＱ端子に「
１」を出力し、この信号はＯＲ回路６０を介してフリッ
プフロップ５１のクロック端子に入力される。したがっ
て、このクロックタイミング（タイミングｔ４）に応じ
て、フリップフロップ５１のＱ出力は「０」、Ｑ出力は
「１」となる。なお、このフリップフロップ５１のＱ出
力「０」により、前記クロックＡカウンタ３０はクリア
される。

クロックＢ側のフリップフロップ５５からの信号は、先
と同様に「０」であるから、セレクタ回路４６のセレク
ト端子には「０」、またセレクタ回路４５のセレクト端
子には「１」が人力される。

したがって、セレクタ回路４６ではへ入力側のクロック
Ａコードが選択され、さらにセレクタ回路４５において
は、Ｂ入力側の前記セレクタ回路４６の選択出力、即ち
クロックＡコードが選択され、そのＹ端子には２分周ク
ロックコード「１（１１）」が出力される。

これらのコードは、前記同様にしてフリップフロップ４
７〜４９を介してデコーダ・セレクタ４３に入力される
。したがって、デコーダ・セレクタ４３は、前記コード
「１（１１）」にしたがって２分周クロックを選択し、
これをＹ端子に変倍クロックＣ２として出力する（タイ
ミングｔ５）。

この変倍クロックＣ２は、クロックＡカウンタ３０と、
クロックロカウンタ３１のクロック端子に入力されるが
、クロックＡカウンタ３０は、前記フリップフロップ５
１のＱ出力「０」によってクリアされているので、その
カウント値はｒ□。

となる。したがって、コンパレータ２９からは一致信号
は出力されない。したがって、フリップフロップ５１の
Ｄ端子は「１」となり、そのＱ出力は、フリップフロッ
プ６１からのクロックで（タイミングｔ６）「１」とな
る。このフリップフロップ５１のＱ出力「１」により、
クロックＡカウンタ３０のクリアは解除される。

これにより、前記同様の動作でセレクタ回路４５で原ク
ロックが選択され、デコーダ・セレクタ４３のＹ端子か
ら変倍クロックＣ３として原クロックが出力される。そ
して、その原クロックはクロックＡカウンータ３０でカ
ウントされて前記同様に一致信号「１」を出力し、次に
は変倍クロックＣ４として２分周クロックが選択される
。

このようにして、原クロックと２分周クロックとが交互
に選択され、出力されていく。そして、変倍クロックＣ
９９が出力され、クロックロカウンタ３１で原クロック
及び２分周クロックが９９個カウントされると、クロッ
クＢ用コンパレータ３２から一致信号「１」が出力され
る。これによリ、フリップフロップ５５のＤ端子は「０
」となり、そのＱ出力は、フリップフロップ６１からの
クロック（タイミングｔ７）で「０」となる。このフリ
ップフロップ５５のＱ出力「０」はインバータ５８で反
転され、「１」となってＯＲ回路４０を通過し、セレク
タ回路４６のセレクト端子に入力される。一方、フリッ
プフロップ５５のＱ出力「１」は、そのままＯＲ回路４
０を通過してセレクタ回路４５のセレクト端子に人力さ
れる。

したがって、セレクタ回路４６ではクロックＢコードが
選択され、またセレクタ回路４５でもそのままクロック
Ｂコードが選択される。この例では、クロックＢコード
として、原クロツクコードｒ（１１）０」が設定されて
いるので、前記同様の動作によって、デコーダ・セレク
タ４３で原クロックが選択され、１（１１）個目の変倍
クロックＣ１（１１）として原クロックが出力される。

１（１１）カウント目に、このクロックＢとしての原ク
ロックが出力された後は、前記同様にして、原クロック
と２分周クロ・ンクとが出力される。

このような動作によって、変倍クロックは、原クロック
と２分周クロックとが１パルスごとに交互に出力される
とともに、その１（１１）カウント目に原クロックが出
力されるようなクロックとなる。

このような変倍クロックを読出用クロックとして使用し
、また原クロックを書き込み用として使用すれば、クロ
ックＣ１でラインメモリ１５又は１６から読み出された
１画素は、そのまま書き込み用原クロックで１画素とし
てラインメモリ１７又は１８に書き込まれ、２分周クロ
ックＣ２で読み出された１画素は、書き込み用原クロッ
クで２画素として書き込まれる。このように、２画素の
読み出しに対して３画素分の画素が書き込まれるが、最
後の１（１１）カウント目の１画素に対しては、書き込
みも１画素分として書き込まれる。これをクロックのパ
ルス数として見ると、読み出しクロック１（１１）に対
して書き込みクロック１４９となり、画像情報は１４９
％に拡大されたこととなる。

他の拡大、縮小においても、前記同様に、指定された変
倍率にしたがって第６図のフローチャートで各クロック
、プリセ・ント値を設定し、プリセット値に応じたタイ
ミングでクロックを組み合わせることにより、任意の変
倍クロックを得ることができる。

このように本実施例によれば、２５〜４（１１）％の範
囲で、１％毎の変倍率を設定し、画像情報を変倍するこ
とができる。また、このための回路構成は４第２図で明
らかなように、非常に簡単とな。

る。

〔他の実施例〕

（ａ）　　前記実施例では、クロックの種類を、原クロ
ック、２分周クロック、３分周クロック、及び４分周ク
ロックの４種類としたが、クロックの種類及び周波数は
前記実施例に限定されるものではない。

働）前記実施例では、変倍率の範囲を２５〜４（１１）
％としたが、この範囲については、使用するクロックの
種類等によって各種の範囲が設定できる。

（Ｃ）　　前記実施例では、各回路を構成するフリップ
フロップの動作タイミングを設定するために、動作タイ
ミング設定回路５９を設けたが、使用するフリップフロ
ップのタイプ、また各回路の構成によっては、動作タイ
ミング設定回路５９を省略することも可能である。

（ｄ）　　前記実施例では、主走査方向についてのみ変
倍クロックを発生するようにしたが、副走査方向につい
ても、垂直同期信号により各信号のタイミングをとり、
前記実施例と同様の構成で変倍クロックを発生するよう
にしてもよい。

（ｅ）　　前記実施例では、ディジタル複写機に本発明
を適用した場合について説明したが、本発明はファクシ
ミリ装置等の他の画像処理装置においても同様に適用で
きる。

〔発明の効果〕

このように請求項第１項に係る発明では、指定された変
倍率となるように複数のクロックを組み合わせて変倍ク
ロックを作成するので、この変倍クロックを読出用クロ
ック又は書き込み用クロックとしてメモリの読み出し、
書き込み制御を行えば、任意の変倍率で拡大縮小を行う
ことができる。

また、変倍クロック発生用の回路は、簡単なディスクリ
ート構成で実現することができる。さらに、複数のクロ
ックは、基本クロックを分周して生成するので、これら
を組−み合わせて得られる変倍信号は、その立ち上がり
、立ち下がりが全て基本クロックと同期し、信号処理が
容易となる。

また、変倍率によっては、クロックの組み合わせるタイ
ミングを共通化できるが、請求項第２項に係る発明では
、前記複数のクロックを組み合わせる際に、クロックの
種類の選択と、それらを組み合わせるタイミングの選択
とを独立して行うので、クロックの組合せタイミングが
共通の変倍率については、タイミング選択のためのデー
タをそれぞれ持つ必要がなく、ＲＯＭ等の記憶手段の容
量を小さくすることができる。

【図面の簡単な説明】

第１図は本発明の一実施例による変倍クロック発生回路
の機能ブロックを示す図、第２図はその具体的構成例を
示す回路図、第３図は前記変倍クロック発生回路を有す
るディジタル複写機の概略構成を示す図、第４図は前記
ディジタル複写機における画像データの流れを示す図、
第５図は前記変倍クロック発生回路に用いられるカウン
タテーブルの内容を示す図、第６Ａ図及び第６Ｂ図は前
記変倍クロック発生回路においてクロックの選択動作及
び組合せタイミングの選択動作を説明するための図、第
７図は前記変倍クロック発生回路の動作を説明するため
のタイミングチャート図である。 ２１・・・クロンク発生部、２２・・・クロック選択信
号発生部、２３・・・タイミング信号出力部、２４・・
・選択部、２５・・・原クロツク発生器、２６・・・２
分周クロック発生器、２７・・・３分周クロック発生器
、２８・・・４分周クロック発生器。 特許出願人　　三田工業株式会社 代理人　　　弁理士　小　野　由己男 代理人　　　弁理士　宮　川　良　夫 第

Claims (11)

【特許請求の範囲】
1. （１）記憶手段に記憶されたディジタルデータを変倍す
   るための読出用クロック及び書き込み用クロックを発生
   する変倍信号発生装置であって、基本クロックを発生す
   る基本クロック発生手段と、 前記基本クロックを分周してそれぞれ異なる周波数の複
   数の分周クロックを発生する分周クロック発生手段と、 前記読出用クロックと書き込み用クロックのパルス数の
   比が、指定された倍率となるよう前記基本クロック発生
   手段及び分周クロック発生手段から発生されるクロック
   を組み合わせるための選択信号を発生する選択信号発生
   手段と、 この選択信号発生手段からの選択信号に応じて前記基本
   クロック及び分周クロックを組合せて変倍クロックを作
   成し、この変倍クロックを読出用クロック又は書き込み
   用クロックとして出力する変倍クロック発生手段と、 を備えた変倍信号発生装置。
2. （２）記憶手段に記憶されたディジタルデータを変倍す
   るための読出用クロック及び書き込み用クロックを発生
   する変倍信号発生装置であって、基本クロックを発生す
   る基本クロック発生手段と、 前記基本クロックを分周してそれぞれ異なる周波数の複
   数の分周クロックを発生する分周クロック発生手段と、 前記読出用クロックと書き込み用クロックのパルス数の
   比が、指定された倍率となるよう前記基本クロック発生
   手段及び分周クロック発生手段から発生されるクロック
   を組み合わせるための選択信号を発生する選択信号発生
   手段と、 この選択信号発生手段からの選択信号に応じて前記基本
   クロック及び分周クロックを組合せて変倍クロックを作
   成し、この変倍クロックを読出用クロック又は書き込み
   用クロックとして出力する変倍クロック発生手段とを備
   え、 前記選択信号発生手段は、 前記基本クロック及び複数の分周クロックのうちのいず
   れのクロックを組み合わせるかを選択するためのクロッ
   ク選択信号を出力するクロック選択信号出力手段と、 前記クロック選択信号によって選択された各クロックを
   組み合わせるタイミングを決定するための信号を出力す
   るタイミング信号出力手段と、を有している変倍信号発
   生装置。
3. （３）前記クロック選択信号出力手段は、 ベースクロックを選択するためのコードデータをラッチ
   する第１データラッチ手段と、 前記ベースクロックと組み合わせるべき第１の組合せク
   ロックを選択するためのコードデータをラッチする第２
   データラッチ手段と、 前記ベースクロックと組み合わせるべき第２の組合せク
   ロックを選択するためのコードデータをラッチする第３
   データラッチ手段と、 前記タイミング信号出力手段からのタイミング信号に応
   じて、第１、第２、第３データラッチ手段からいずれの
   コードデータを選択出力するかを制御するためのコント
   ロール手段と、 からなる請求項（２）記載の変倍信号発生装置。
4. （４）前記タイミング信号出力手段は、 前記変倍クロック発生手段から出力された変倍クロック
   を計数するカウンタと、 このカウンタの計数値と、予めセットされたプリセット
   値とを比較して、両者が一致したときに前記コントロー
   ル手段にタイミング信号としての一致信号を出力するコ
   ンパレータと、 からなる請求項（３）記載の変倍信号発生装置。
5. （５）前記変倍クロック発生手段は、 前記第１、第２又は第３データラッチ手段からのコード
   データをデコードするデコード手段と、このデコード手
   段のデコード結果によって、所定のタイミングで各クロ
   ックを選択するセレクタ手段と、 からなる請求項（３）記載の変倍信号発生装置。
6. （６）前記分周クロック発生手段は、 前記基本クロック発生手段からの基本クロックを２分周
   して２分周クロックを発生する２分周クロック発生器と
   、 前記基本クロックを３分周して３分周クロックを発生す
   る３分周クロック発生器と、 前記基本クロックを４分周して４分周クロックを発生す
   る４分周クロック発生器と、 からなる請求項（２）記載の変倍信号発生装置。
7. （７）前記コントロール手段は、 前記コンパレータからの一致信号がデータ端子に入力さ
   れ、これを所定の動作タイミングで出力するフリップフ
   ロップからなる請求項（３）記載の変倍信号発生装置。
8. （８）前記第１、第２、及び第３データラッチ手段は、 第１〜第３入力端子に３ビット構成の第１の組合せクロ
   ックコードが入力され、第４〜第６入力端子に３ビット
   構成の第２の組み合わせクロックコードが入力され、セ
   レクト端子に前記コントロール手段からの信号が入力さ
   れ、このセレクト端子に入力される信号の論理状態によ
   って前記第１又は第２の組み合わせクロックコードを出
   力端子に出力する第１セレクタ回路と、 第１〜第３入力端子に３ビット構成のベースクロックコ
   ードが入力され、第４〜第６入力端子に前記第１セレク
   タ回路の出力が入力され、セレクト端子に前記コントロ
   ール手段からの信号が入力され、このセレクト端子に入
   力される信号の論理状態によって前記ベースクロックコ
   ード又は前記第１セレクタ回路からのクロックコードを
   出力端子に出力する第２セレクタ回路と、 からなる請求項（３）記載の変倍信号発生装置。
9. （９）前記デコード手段及びセレクタ手段は、それぞれ
   のデータ端子に前記第２セレクタ回路の出力の各ビット
   が入力される３つのフリップフロップと、 第１入力端子に前記基本クロック発生手段からの基本ク
   ロックが、第２入力端子に前記２分周クロック発生器か
   らの２分周クロックが、第３入力端子に前記３分周クロ
   ック発生器からの３分周クロックが、第４入力端子に前
   記４分周クロック発生器からの４分周クロックがそれぞ
   れ入力され、第１〜第３デコード端子に前記フリップフ
   ロップの各出力が入力されており、この第１〜第３デコ
   ード端子に入力されるコードに応じて前記基本クロック
   及び各分周クロックのいずれかを選択して出力するデコ
   ーダ・セレクタ手段と、 からなる請求項（８）記載の変倍信号発生装置。
10. （１０）前記２分周クロック発生器は、 クロック端子に前記基本クロック発生器からの基本クロ
    ックが入力され、データ端子にそのＱ出力が入力され、
    Ｑ端子に２分周クロックを出力する第１フリップフロッ
    プからなり、 前記３分周クロック発生器は、 クロック端子に前記基本クロックが入力される第２フリ
    ップフロップと、 クロック端子に前記基本クロックが、データ端子に前記
    第２フリップフロップのＱ出力が入力される第３フリッ
    プフロップと、 前記第２及び第３フリップフロップのＱ出力を入力とし
    、その出力が前記第２フリップフロップのデータ端子に
    入力されるＮＡＮＤ回路と、からなり、前記第２フリッ
    プフロップのＱ出力に３分周クロックを得るものであり
    、 前記４分周クロック発生器は、 クロック端子に前記基本クロックが入力される第４フリ
    ップフロップと、 クロック端子に前記基本クロックが、データ端子に前記
    第４フリップフロップのＱ出力が入力される第５フリッ
    プフロップと、 クロック端子に前記基本クロックが、データ端子に前記
    第５フリップフロップのＱ出力が入力される第６フリッ
    プフロップと、 前記第４、第５及び第６フリップフロップのＱ出力を入
    力とし、その出力が前記第４フリップフロップのデータ
    端子に入力されるＮＡＮＤ回路と、からなり、前記第４
    フリップフロップのＱ出力に４分周クロックを得るもの
    である、 請求項（６）記載の変倍信号発生装置。
11. （１１）原稿台上に載置された原稿の画像情報を読み取
    るための光学ユニットと、 この光学系ユニットによって読み取られた画像情報が結
    像されるＣＣＤユニットと、 前記請求項（２）記載の変倍信号発生装置を含み、前記
    ＣＣＤユニットからの画像情報をディジタル画像データ
    とする画像処理ユニットと、 この画像処理ユニットからの画像データに応じて走査制
    御されたレーザ光を出射するレーザユニットと、 このレーザユニットからのレーザ光によって感光体上に
    静電像を形成するとともに、この静電像を現像し、記録
    紙上に転写するプリントユニットと、 このプリントユニットによって記録紙上に転写された転
    写像を定着する定着部と、 を備えたディジタル画像形成装置。