JPS6310304A - デ−タ書込装置 - Google Patents
デ−タ書込装置Info
- Publication number
- JPS6310304A JPS6310304A JP15552986A JP15552986A JPS6310304A JP S6310304 A JPS6310304 A JP S6310304A JP 15552986 A JP15552986 A JP 15552986A JP 15552986 A JP15552986 A JP 15552986A JP S6310304 A JPS6310304 A JP S6310304A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- transistor
- power
- zener diode
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 2
- 230000002159 abnormal effect Effects 0.000 abstract description 3
- 230000006378 damage Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B19/00—Driving, starting, stopping record carriers not specifically of filamentary or web form, or of supports therefor; Control thereof; Control of operating function ; Driving both disc and head
- G11B19/02—Control of operating function, e.g. switching from recording to reproducing
- G11B19/04—Arrangements for preventing, inhibiting, or warning against double recording on the same blank or against other recording or reproducing malfunctions
Landscapes
- Digital Magnetic Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ書込装置に関し、特に磁気記憶装置等に
おける電源断対策を施したデータ書込装置に関する。
おける電源断対策を施したデータ書込装置に関する。
従来、磁気記憶装置等にデータを書込むデータ書込装置
は、第２図に示すようにその入力にライリネーブル信号
が供給され、出力がオープンコレクタになっているバッ
ファ回路１０と、このバッファ回路１０の出力信号と抵
抗Ｒ１ｔ−介して電源十ｖ１とがエミッタに供給される
ように接続され、ベースが接地されているトランジスタ
Ｑ１と、このトランジスタＱ１のコレクタにカソードが
接続されアノードが電源−■３に接続されるツェナーダ
イオードＤ１と、このツェナードＤ１のカソードがベー
スに接続され電源−ｖ３が抵抗Ｒ２を介してエミッタに
供給されるように接続されたトランジスタＱ２とを含み
、さらにトランジスタＱ２のコレクタが各エミッタに接
続され、それぞれ磁気ヘッド２２０両端がコレクタに接
続されているトランジスタＱ（、Ｑ４と、Ｑ、Ｑがそれ
ぞれトランジスタＱ３．Ｑ４のベースに接続され、かつ
ライトデータ４ｇ号が入力きれるＪＫフリップフロッグ
沖１路２１とを含む。なお磁気ヘッド２２の中点には電
源十Ｖ２が接続されている。
は、第２図に示すようにその入力にライリネーブル信号
が供給され、出力がオープンコレクタになっているバッ
ファ回路１０と、このバッファ回路１０の出力信号と抵
抗Ｒ１ｔ−介して電源十ｖ１とがエミッタに供給される
ように接続され、ベースが接地されているトランジスタ
Ｑ１と、このトランジスタＱ１のコレクタにカソードが
接続されアノードが電源−■３に接続されるツェナーダ
イオードＤ１と、このツェナードＤ１のカソードがベー
スに接続され電源−ｖ３が抵抗Ｒ２を介してエミッタに
供給されるように接続されたトランジスタＱ２とを含み
、さらにトランジスタＱ２のコレクタが各エミッタに接
続され、それぞれ磁気ヘッド２２０両端がコレクタに接
続されているトランジスタＱ（、Ｑ４と、Ｑ、Ｑがそれ
ぞれトランジスタＱ３．Ｑ４のベースに接続され、かつ
ライトデータ４ｇ号が入力きれるＪＫフリップフロッグ
沖１路２１とを含む。なお磁気ヘッド２２の中点には電
源十Ｖ２が接続されている。
この従来の書込装置は書込み時に２イトネルプル信号が
ローレベルになり、バッファ回路１０の出力がオープン
になる。これによりトランジスタＱ１にｉｉ電源＋Ｖｌ
よす抵抗Ｒ１を介して’１ｔｆ［ｔが流れツェナーダイ
オードＤｉの両端子間に電圧が生じる。この電圧はトラ
ンジスタＱ２のベースに加えられるためトランジスタＱ
２はオンになり定電流源として動作する。
ローレベルになり、バッファ回路１０の出力がオープン
になる。これによりトランジスタＱ１にｉｉ電源＋Ｖｌ
よす抵抗Ｒ１を介して’１ｔｆ［ｔが流れツェナーダイ
オードＤｉの両端子間に電圧が生じる。この電圧はトラ
ンジスタＱ２のベースに加えられるためトランジスタＱ
２はオンになり定電流源として動作する。
この状りＭでライトデータ何月がＪＫ７１Ｊ、ブフロッ
グ２１に入力されると、このライトデータ信号が導入さ
れることにＪＫフリップ７０ッグ２１の出力Ｑ、？ｌ）
が反転しこの出力がトランジスタＱ３．Ｑ４のベースに
供給される。これに伴いトランジスタＱ３．Ｑ４が交互
に導通して磁気ヘッド２２に交互に通電する。
グ２１に入力されると、このライトデータ信号が導入さ
れることにＪＫフリップ７０ッグ２１の出力Ｑ、？ｌ）
が反転しこの出力がトランジスタＱ３．Ｑ４のベースに
供給される。これに伴いトランジスタＱ３．Ｑ４が交互
に導通して磁気ヘッド２２に交互に通電する。
誓込みを行わないときｔｉｔバッファ回路ｌＯの出回路
ｌ−レベルになるためトランジスタＱ１に電流が６１１
れずツェナーダイオードＤ１の両端子間にも電圧を発生
しない。従ってトランジスタＱ２もオフになりトランジ
スタＱ３．Ｑ４も非作動状態となる。
ｌ−レベルになるためトランジスタＱ１に電流が６１１
れずツェナーダイオードＤ１の両端子間にも電圧を発生
しない。従ってトランジスタＱ２もオフになりトランジ
スタＱ３．Ｑ４も非作動状態となる。
〔発明がｌｖｆ決１−ようとする問題点〕このように従
来のデータ書込装置Ｖ、ｉ＊込電流を制御１−ているが
、電源断時や′Ｗｉ、源が異常に低下した時１ｊバッフ
了回路１０の出力が定−夕らないため電源断時や異常低
下時において１って１−込電流が流れ磁気ディスクや磁
気テープ等の磁気７１．）憶手段」−（図示せず）のデ
ータが破壊されＺ、恐れがあった。
来のデータ書込装置Ｖ、ｉ＊込電流を制御１−ているが
、電源断時や′Ｗｉ、源が異常に低下した時１ｊバッフ
了回路１０の出力が定−夕らないため電源断時や異常低
下時において１って１−込電流が流れ磁気ディスクや磁
気テープ等の磁気７１．）憶手段」−（図示せず）のデ
ータが破壊されＺ、恐れがあった。
本発明のデータンＪ込装置は、磁気記（，６手段へのｊ
Ａｌ：込み時の２イトネーブルイマ旬により出力がオー
プンするオープンコレクタのバッファ回路と、このバッ
ファ［り路出力がエミッタに接続されベースが接地され
た。第１のトランジスタと、この２Ｔ￥１のトランジス
タがオン時に所定の電圧−１−発生する電圧発生手段と
、電源電圧の低下を検出する検出手段と、この検出手段
の出力がベースに接続され電源電圧が規定レベル以下に
なるとオフする第２のトランジスタと、前記電圧発生手
段が規定の電圧を発生しかつ前記第２のトランジスタが
オン時にのみ通電状足１になる書込手段とを含んで構成
される。
Ａｌ：込み時の２イトネーブルイマ旬により出力がオー
プンするオープンコレクタのバッファ回路と、このバッ
ファ［り路出力がエミッタに接続されベースが接地され
た。第１のトランジスタと、この２Ｔ￥１のトランジス
タがオン時に所定の電圧−１−発生する電圧発生手段と
、電源電圧の低下を検出する検出手段と、この検出手段
の出力がベースに接続され電源電圧が規定レベル以下に
なるとオフする第２のトランジスタと、前記電圧発生手
段が規定の電圧を発生しかつ前記第２のトランジスタが
オン時にのみ通電状足１になる書込手段とを含んで構成
される。
次に本発明の実施例について図面を参照して説明する１
、 第１図１ｊ本発明の一実施例を示す回路図である。
、 第１図１ｊ本発明の一実施例を示す回路図である。
第１図において、本発明の−％！施例Ｖｉ出気記憶手段
への書込み時のライトイネーブル信号を受けるバッファ
回路１０と、このバッファ回路１０の出力が１〜１７時
にオンするトランジスタＱ１と、このトランジスタＱ１
がオン時に所定の電圧を発生する電圧発生手段ＤＩと、
電ｆＭ電圧の低下を検出する検出手段Ｑ５と、この検出
手段Ｑ５がオンであシかつ電圧発生子ｔｖＤｘが所定の
電圧を発生した時にのみ通電状態になる書込手段とを含
む。
への書込み時のライトイネーブル信号を受けるバッファ
回路１０と、このバッファ回路１０の出力が１〜１７時
にオンするトランジスタＱ１と、このトランジスタＱ１
がオン時に所定の電圧を発生する電圧発生手段ＤＩと、
電ｆＭ電圧の低下を検出する検出手段Ｑ５と、この検出
手段Ｑ５がオンであシかつ電圧発生子ｔｖＤｘが所定の
電圧を発生した時にのみ通電状態になる書込手段とを含
む。
バッファ回路１０け磁気配憶手段（図示せず）への書込
み時にライトイネーブル信号が供給され、出力がオープ
ンコレクタになっている回路でトランジスタＱｌのエミ
ッタに接続されると共に抵抗Ｒ１を介してＷ源＋ｖ１が
供給されるように接続されている。トランジスタＱ１の
ベースは接地されている。ツェナーダイオードＤＩＦｉ
カソードがトランジスタＱ１のコレクタに接続され、ア
ノードが電源−Ｖ３に接続されている。書込手段２０は
ツェナーダイオードＤｉのカソードがベースに接続され
、エミッタに抵抗Ｒ２を介してトランジスタＱ５のコレ
クタが接続されたトランジスタｑ２と、トランジスタＱ
２のコレクタ２５ｆ各エミツタに接続されそれぞれ磁気
ヘッド２２０両端がコレクタに接続されているトランジ
スタＱ３．Ｑ４と、出力Ｑ、ｑがそれぞれトランジスタ
Ｑ３．Ｑ４のベースに接続されかつライトデータ信号が
入力されるＪＫフリップフロップ２１とにより構成さ−
）＝− −ドが電源子Ｖ１に接続され、アノードがトランジスタ
Ｑ５のベースに接続されると共に抵抗Ｒ３を介して電源
−ｖ３が接続されている。トランジスタＱ５のエミッタ
は電源−■３が接続される。
み時にライトイネーブル信号が供給され、出力がオープ
ンコレクタになっている回路でトランジスタＱｌのエミ
ッタに接続されると共に抵抗Ｒ１を介してＷ源＋ｖ１が
供給されるように接続されている。トランジスタＱ１の
ベースは接地されている。ツェナーダイオードＤＩＦｉ
カソードがトランジスタＱ１のコレクタに接続され、ア
ノードが電源−Ｖ３に接続されている。書込手段２０は
ツェナーダイオードＤｉのカソードがベースに接続され
、エミッタに抵抗Ｒ２を介してトランジスタＱ５のコレ
クタが接続されたトランジスタｑ２と、トランジスタＱ
２のコレクタ２５ｆ各エミツタに接続されそれぞれ磁気
ヘッド２２０両端がコレクタに接続されているトランジ
スタＱ３．Ｑ４と、出力Ｑ、ｑがそれぞれトランジスタ
Ｑ３．Ｑ４のベースに接続されかつライトデータ信号が
入力されるＪＫフリップフロップ２１とにより構成さ−
）＝− −ドが電源子Ｖ１に接続され、アノードがトランジスタ
Ｑ５のベースに接続されると共に抵抗Ｒ３を介して電源
−ｖ３が接続されている。トランジスタＱ５のエミッタ
は電源−■３が接続される。
なお、磁気ヘッド２２は図示しない記憶手段、例えば磁
気ディスク等にデータを書込むだめのもので、中点には
電源子■２が接続される。
気ディスク等にデータを書込むだめのもので、中点には
電源子■２が接続される。
次に本実施例の動作について説明すると、まず電源子■
１が正常な場合、トランジスタＱ５がオンになるため＋
ランジスタＱ２のエミッタに抵抗Ｒ２を介して電源−ｖ
３が供給される。こむでライトイネーブル信号がローレ
ベルになると、バッファ回路１０の出力はオープンにな
シ、電源子ｖ１より抵抗Ｒ１を介してトランジスタＱ１
に電流が流れツェナーダイオードＤ１の両端子間にも電
圧が生じる。これにより書込手段２０はトランジスタＱ
２が定電流源として動作しこの状態でライトデータ信号
が入力されるとＪＫ７リツプ７０ツブ２１が作動する。
１が正常な場合、トランジスタＱ５がオンになるため＋
ランジスタＱ２のエミッタに抵抗Ｒ２を介して電源−ｖ
３が供給される。こむでライトイネーブル信号がローレ
ベルになると、バッファ回路１０の出力はオープンにな
シ、電源子ｖ１より抵抗Ｒ１を介してトランジスタＱ１
に電流が流れツェナーダイオードＤ１の両端子間にも電
圧が生じる。これにより書込手段２０はトランジスタＱ
２が定電流源として動作しこの状態でライトデータ信号
が入力されるとＪＫ７リツプ７０ツブ２１が作動する。
とのＪＫ７リツプフロツプ２１はライトデータ信号が導
入されるごとにその出力信号が反転し、トランジスタＱ
３．Ｑ４のベースに交互に供給される。これによりトラ
ンジスタＱ３．Ｑ４は交互に導通して磁気ヘッド２２に
通電する。
入されるごとにその出力信号が反転し、トランジスタＱ
３．Ｑ４のベースに交互に供給される。これによりトラ
ンジスタＱ３．Ｑ４は交互に導通して磁気ヘッド２２に
通電する。
次に電源が断になるかまたは異常低下した場合は、まず
電源子ｖ１の電圧が低下する。この＋Ｖｌの電圧と−ｖ
３の電圧の差がツェナーダイオードＤ２のツェナー電圧
Ｖｚより小さくなるとツェナーダイオードＤ２に電流が
流れなくなるためトランジスタＱ５がオフになる。トラ
ンジスタＱ５がオフの状態でライトイネーブル信号がロ
ーレベルになりツェナーダイオードＤ１の両端子間に規
定電圧が発生してもトランジスタＱ２はオフになるため
、トランジスタＱ３．Ｑ４は非作動状態になる。
電源子ｖ１の電圧が低下する。この＋Ｖｌの電圧と−ｖ
３の電圧の差がツェナーダイオードＤ２のツェナー電圧
Ｖｚより小さくなるとツェナーダイオードＤ２に電流が
流れなくなるためトランジスタＱ５がオフになる。トラ
ンジスタＱ５がオフの状態でライトイネーブル信号がロ
ーレベルになりツェナーダイオードＤ１の両端子間に規
定電圧が発生してもトランジスタＱ２はオフになるため
、トランジスタＱ３．Ｑ４は非作動状態になる。
ツェナー電圧Ｖｚは、バッファ回路１０が正常に動作す
る最低電圧＋Ｖ１ｍｉｎ と−３との差以上に設定し
ておけば誤って書込電流が磁気ヘッド２２に流れる恐れ
は無くなる。
る最低電圧＋Ｖ１ｍｉｎ と−３との差以上に設定し
ておけば誤って書込電流が磁気ヘッド２２に流れる恐れ
は無くなる。
本発明は以上説明したように、電源の低下を検出する検
出手段を具備し、電源断や異常低下時にライトイネーブ
ル信号と無関係にトランジスタをオフすることＫよシ、
書込手段を非作動状態にさせ電源断や異常低下時におい
てもデータの破壊を確実に防止することが可能となる。
出手段を具備し、電源断や異常低下時にライトイネーブ
ル信号と無関係にトランジスタをオフすることＫよシ、
書込手段を非作動状態にさせ電源断や異常低下時におい
てもデータの破壊を確実に防止することが可能となる。
第１図は本発明の一実施例を示す回路図、第２図は従来
のデータ書込装置を示す回路図である。
のデータ書込装置を示す回路図である。
Claims (1)
- 磁気記憶手段への書込時のライリネーブル信号により出
力がオープンするオープンコレクタのバッファ回路と、
前記バッファ回路出力がエミッタに接続されベースが接
地された第１のトランジスタと、前記第１のトランジス
タがオン時に所定の電圧を発生する電圧発生手段と、電
源電圧の低下を検出する検出手段と、前記検出手段の出
力がベースに接続され電源電圧が規定レベル以下になる
とオフする第２のトランジスタと、前記電圧発生手段が
規定の電圧を発生しかつ前記第２のトランンジスタがオ
ン時にのみ通電状態になる書込手段とを有することを特
徴とするデータ書込装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15552986A JPS6310304A (ja) | 1986-07-01 | 1986-07-01 | デ−タ書込装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15552986A JPS6310304A (ja) | 1986-07-01 | 1986-07-01 | デ−タ書込装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6310304A true JPS6310304A (ja) | 1988-01-16 |
Family
ID=15608062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15552986A Pending JPS6310304A (ja) | 1986-07-01 | 1986-07-01 | デ−タ書込装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6310304A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5218504A (en) * | 1990-06-22 | 1993-06-08 | Fujitsu Limited | Disc-drive apparatus having function of preventing destruction of data |
-
1986
- 1986-07-01 JP JP15552986A patent/JPS6310304A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5218504A (en) * | 1990-06-22 | 1993-06-08 | Fujitsu Limited | Disc-drive apparatus having function of preventing destruction of data |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4755693A (en) | ECL latch circuit insensitive to alpha ray disturbances | |
| US4968899A (en) | Clock signal switching device of an IC Card | |
| US3659214A (en) | Pulse regenerating circuit | |
| US5218504A (en) | Disc-drive apparatus having function of preventing destruction of data | |
| US6861769B1 (en) | Apparatus and method for protection of an electronic circuit | |
| US7262646B2 (en) | Power-on reset circuit | |
| JPS60237605A (ja) | デ−タ書込装置 | |
| JP2813202B2 (ja) | 入力装置 | |
| KR100365577B1 (ko) | 전화훅스위치인터페이스회로 | |
| JPS5933111Y2 (ja) | 蓄積型火災感知器 | |
| JPS61210596A (ja) | 磁気バブルメモリ装置 | |
| KR900010113Y1 (ko) | 오소거 방지를 위한 이중 안전회로 | |
| JPS61269209A (ja) | 書込回路 | |
| JP2820337B2 (ja) | パッケージ挿抜検出回路及びそれが配設されたパッケージ | |
| JP2657829B2 (ja) | バックアップ電池の電圧検知方式 | |
| JPH0572297A (ja) | 半導体集積回路 | |
| JPH0132126Y2 (ja) | ||
| JPS59177823A (ja) | ラツチリレ−回路の誤動作防止法 | |
| JPS63307367A (ja) | パワ−オフ信号発生回路 | |
| KR0183918B1 (ko) | 고밀도 하드디스크 드라이버의 전원 불량 검출 장치 | |
| JP2591425B2 (ja) | 保護回路 | |
| SU1113756A1 (ru) | Устройство дл контрол логических состо ний цифровых схем | |
| JPS59154615A (ja) | デ−タ書込装置 | |
| JPH04233645A (ja) | メモリバックアップ回路 | |
| JPS62267815A (ja) | データ保護回路 |