JPH0132126Y2 - - Google Patents
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- Publication number
- JPH0132126Y2 JPH0132126Y2 JP12369782U JP12369782U JPH0132126Y2 JP H0132126 Y2 JPH0132126 Y2 JP H0132126Y2 JP 12369782 U JP12369782 U JP 12369782U JP 12369782 U JP12369782 U JP 12369782U JP H0132126 Y2 JPH0132126 Y2 JP H0132126Y2
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- JP
- Japan
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- power supply
- counter
- flop
- type flip
- main power
- Prior art date
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- 238000000034 method Methods 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Protection Of Static Devices (AREA)
Description
【考案の詳細な説明】
本考案は、バツクアツプ電源利用のカウンタに
計数されたカウント数が電源投入時あるいは電源
遮断時に変化してしまう不都合を排除するように
したバツクアツプ電源利用のカウンタメモリ方式
における保護回路に関する。
計数されたカウント数が電源投入時あるいは電源
遮断時に変化してしまう不都合を排除するように
したバツクアツプ電源利用のカウンタメモリ方式
における保護回路に関する。
バツクアツプ電源利用のカウンタはマイクロコ
ンピユータの普及に伴ない、その周辺メモリとし
て広範囲にわたる応用分野を開拓しつつある。
ンピユータの普及に伴ない、その周辺メモリとし
て広範囲にわたる応用分野を開拓しつつある。
ところで、バツクアツプ電源利用のカウンタメ
モリはこのバツクアツプ電源を用いてカウンタに
計数された情報を一定時間記憶するものである
が、カウンタの電源投入時や電源遮断時にカウン
タの入力信号ラインにノイズが発生してしまいカ
ウンタ内の情報が変化してしまうという欠点があ
つた。
モリはこのバツクアツプ電源を用いてカウンタに
計数された情報を一定時間記憶するものである
が、カウンタの電源投入時や電源遮断時にカウン
タの入力信号ラインにノイズが発生してしまいカ
ウンタ内の情報が変化してしまうという欠点があ
つた。
本考案は上記の点に鑑みなされたもので、電源
の投入あるいは遮断等の電源変動時にはカウンタ
の入力信号ラインを低レベルに保持してカウンタ
内の情報を保護するようにしたバツクアツプ電源
利用のカウンタメモリ方式における保護回路を提
供するものであつて、その要旨とするところは、
バツクアツプ電源利用のカウンタの入力信号端子
にＴ型フリツプフロツプの出力信号端子を接続
し、主電源に対してタイミングがずれた電源を作
り、この電源及び前記主電源を入力にして信号を
発生させ、この信号を前記Ｔ型フリツプフロツプ
のクリヤ端子に入力接続し、前記主電源の投入・
遮断時のカウンタの入力信号ラインを低レベルに
保持させることを特徴とするバツクアツプ電源利
用のカウンタメモリ方式における保護回路にあ
る。
の投入あるいは遮断等の電源変動時にはカウンタ
の入力信号ラインを低レベルに保持してカウンタ
内の情報を保護するようにしたバツクアツプ電源
利用のカウンタメモリ方式における保護回路を提
供するものであつて、その要旨とするところは、
バツクアツプ電源利用のカウンタの入力信号端子
にＴ型フリツプフロツプの出力信号端子を接続
し、主電源に対してタイミングがずれた電源を作
り、この電源及び前記主電源を入力にして信号を
発生させ、この信号を前記Ｔ型フリツプフロツプ
のクリヤ端子に入力接続し、前記主電源の投入・
遮断時のカウンタの入力信号ラインを低レベルに
保持させることを特徴とするバツクアツプ電源利
用のカウンタメモリ方式における保護回路にあ
る。
以下、本考案を図面に基づいて詳細に説明す
る。
る。
第１図は本考案のバツクアツプ電源利用のカウ
ンタメモリとその保護回路の一実施例を示すブロ
ツク図、第２図は保護回路のタイムチヤート図、
第３図は主電源Vcc2に対して遅れたVcc1を得る
一例を示す回路図ある。第１図乃至第３図におい
て、１はＴ型フリツプフロツプ、２はカウンタ、
３は高容量コンデンサ、４，５はインバータにし
て、このインバータ４，５間にはコンデンサ６と
抵抗７よりなる時定数回路が接続されており、こ
のコンデンサ６と抵抗７との接続点８には並列接
続された抵抗９と逆極性のダイオード１０との一
端および抵抗１１を介してダイオード１２のアノ
ードがそれぞれ接続されると共に、並列接続され
た抵抗９と逆極性のダイオード１０との他端には
電源Vcc1が、またダイオード１２のカソードに
は主電源Vcc2が、それぞれ接続されている。ま
た、前記Ｔ型フリツプフロツプ１、カウンタ２お
よびインバータ４の入力側のそれぞれには電源
Vcc1が接続されている。なお、この電源Vcc1と
主電源Vcc2との間には第２図に示すように立上
り、立下り時にタイミングのずれがあり、電源
Vcc1と主電源Vcc2とのタイミングのずれは第３
図にその一例を示す回路図より得るものである。
そして、このようなタイミングのずれがある電源
がＴ型フリツプフロツプ１、カウンタ２、インバ
ータ４やダイオード１２のカソードなどに供給さ
れることになる。
ンタメモリとその保護回路の一実施例を示すブロ
ツク図、第２図は保護回路のタイムチヤート図、
第３図は主電源Vcc2に対して遅れたVcc1を得る
一例を示す回路図ある。第１図乃至第３図におい
て、１はＴ型フリツプフロツプ、２はカウンタ、
３は高容量コンデンサ、４，５はインバータにし
て、このインバータ４，５間にはコンデンサ６と
抵抗７よりなる時定数回路が接続されており、こ
のコンデンサ６と抵抗７との接続点８には並列接
続された抵抗９と逆極性のダイオード１０との一
端および抵抗１１を介してダイオード１２のアノ
ードがそれぞれ接続されると共に、並列接続され
た抵抗９と逆極性のダイオード１０との他端には
電源Vcc1が、またダイオード１２のカソードに
は主電源Vcc2が、それぞれ接続されている。ま
た、前記Ｔ型フリツプフロツプ１、カウンタ２お
よびインバータ４の入力側のそれぞれには電源
Vcc1が接続されている。なお、この電源Vcc1と
主電源Vcc2との間には第２図に示すように立上
り、立下り時にタイミングのずれがあり、電源
Vcc1と主電源Vcc2とのタイミングのずれは第３
図にその一例を示す回路図より得るものである。
そして、このようなタイミングのずれがある電源
がＴ型フリツプフロツプ１、カウンタ２、インバ
ータ４やダイオード１２のカソードなどに供給さ
れることになる。
このように構成したバツクアツプ電源利用のカ
ウンタメモリにはそのＴ型フリツプフロツプ１に
入力されたクロツクパルスをバイナリにカウント
して入力信号ラインよりカウンタ２に入力し、こ
のカウンタ２においてその情報を順次カウントし
ながら記憶していく。
ウンタメモリにはそのＴ型フリツプフロツプ１に
入力されたクロツクパルスをバイナリにカウント
して入力信号ラインよりカウンタ２に入力し、こ
のカウンタ２においてその情報を順次カウントし
ながら記憶していく。
いま、停電等の原因により主電源Vcc2が遮断
されると、瞬時に電源Vcc2の電位が０ボルトに
落ち、時間t1経過後に電源Vcc1の電位が０ボルト
に落ちることになるが、接続点８の電位は主電源
Vcc2の電位が０ボルトに落ちたときに低レベル
に落ちるので、インバータ５の出力には反転した
高レベルの出力が表われてＴ型フリツプフロツプ
１のクリヤ端子に供給されることになる。このた
め、Ｔ型フリツプフロツプ１はカウントを禁止さ
れてしまい、Ｔ型フリツプフロツプ１の電源
Vcc1が時間遅れをもつて遮断されるまでの間に
入力されるクロツクパルスがバイナリにカウント
されて出力することはなくなる。
されると、瞬時に電源Vcc2の電位が０ボルトに
落ち、時間t1経過後に電源Vcc1の電位が０ボルト
に落ちることになるが、接続点８の電位は主電源
Vcc2の電位が０ボルトに落ちたときに低レベル
に落ちるので、インバータ５の出力には反転した
高レベルの出力が表われてＴ型フリツプフロツプ
１のクリヤ端子に供給されることになる。このた
め、Ｔ型フリツプフロツプ１はカウントを禁止さ
れてしまい、Ｔ型フリツプフロツプ１の電源
Vcc1が時間遅れをもつて遮断されるまでの間に
入力されるクロツクパルスがバイナリにカウント
されて出力することはなくなる。
したがつて、カウンタ２は主電源が遮断される
直前のカウント数情報が高容量コンデンサ３より
のエネルギによつてそのまま保持されることにな
る。そして、電源Vcc1の電圧が０ボルトに落ち
てしまつたときには、Ｔ型フリツプフロツプ１、
インバータ５は非動作状態になるので、前記カウ
ンタ２に書き込まれている情報は高容量コンデン
サ３よりのエネルギが供給されている間不揮発に
記憶されている。
直前のカウント数情報が高容量コンデンサ３より
のエネルギによつてそのまま保持されることにな
る。そして、電源Vcc1の電圧が０ボルトに落ち
てしまつたときには、Ｔ型フリツプフロツプ１、
インバータ５は非動作状態になるので、前記カウ
ンタ２に書き込まれている情報は高容量コンデン
サ３よりのエネルギが供給されている間不揮発に
記憶されている。
しかるのち、停電等の電源を遮断していた原因
が回復し、主電源Vcc2が投入されると、Ｔ型フ
リツプフロツプ１およびカウンタ２は動作状態に
なるものの、インバータ４の入力レベルは低レベ
ルにあるため、インバータ４の出力レベルは高レ
ベルになり、コンデンサ６を介して接続点８のレ
ベルも低レベルであるため、インバータ５の出力
レベルには反転した高レベルの出力が表われてＴ
型フリツプフロツプ１のクリヤ端子に供給される
ことになる。このため、Ｔ型フリツプフロツプ１
はカウントが禁止され、動作しないことになる。
そして、電源Vcc1が時間t2経過後十分に立上つて
インバータ５の入力側が高レベルになつて、イン
バータ５の出力には反転した低レベルの出力が表
われてＴ型フリツプフロツプ１のクリヤ端子に供
給されることになる。このため、Ｔ型フリツプフ
ロツプ１はクロツクパルスをバイナリにカウント
してその出力を入力信号ラインよりカウンタ２に
書き込ませることになる。
が回復し、主電源Vcc2が投入されると、Ｔ型フ
リツプフロツプ１およびカウンタ２は動作状態に
なるものの、インバータ４の入力レベルは低レベ
ルにあるため、インバータ４の出力レベルは高レ
ベルになり、コンデンサ６を介して接続点８のレ
ベルも低レベルであるため、インバータ５の出力
レベルには反転した高レベルの出力が表われてＴ
型フリツプフロツプ１のクリヤ端子に供給される
ことになる。このため、Ｔ型フリツプフロツプ１
はカウントが禁止され、動作しないことになる。
そして、電源Vcc1が時間t2経過後十分に立上つて
インバータ５の入力側が高レベルになつて、イン
バータ５の出力には反転した低レベルの出力が表
われてＴ型フリツプフロツプ１のクリヤ端子に供
給されることになる。このため、Ｔ型フリツプフ
ロツプ１はクロツクパルスをバイナリにカウント
してその出力を入力信号ラインよりカウンタ２に
書き込ませることになる。
このように、主電源Vcc2の遮断時、投入時に
一時Ｔ型フリツプフロツプ１のカウントを禁止
し、カウンタ２に計数されている情報のカウント
数が変つてしまわないようにする。
一時Ｔ型フリツプフロツプ１のカウントを禁止
し、カウンタ２に計数されている情報のカウント
数が変つてしまわないようにする。
次に、第４図乃至第５図において本考案の他の
実施例を説明する。第４図は、本考案のバツクア
ツプ電源利用のカウンタメモリ方式における保護
回路の他の実施例を示すもので、前述の実施例と
同一構成要素には同一符号を付してその説明を省
略する。また、電源Vcc1と主電源Vcc2のタイミ
ングのずれは第３図にその一例を示す回路図によ
り得ることとする。本実施例のＴ型フリツプフロ
ツプ１のクリヤ端子には逆極性のダイオード２０
を介してEXOR２１の出力側が接続されており、
このEXOR２１の入力側には電源Vcc1と主電源
Vcc2とがそれぞれ抵抗２２，２３を介して接続
されている。また、前記ダイオード２０のアノー
ドは抵抗２４を介して電源Vcc1と接続されてい
る。図中２５はダイオード２０のアノードと抵抗
２４との接続点である。
実施例を説明する。第４図は、本考案のバツクア
ツプ電源利用のカウンタメモリ方式における保護
回路の他の実施例を示すもので、前述の実施例と
同一構成要素には同一符号を付してその説明を省
略する。また、電源Vcc1と主電源Vcc2のタイミ
ングのずれは第３図にその一例を示す回路図によ
り得ることとする。本実施例のＴ型フリツプフロ
ツプ１のクリヤ端子には逆極性のダイオード２０
を介してEXOR２１の出力側が接続されており、
このEXOR２１の入力側には電源Vcc1と主電源
Vcc2とがそれぞれ抵抗２２，２３を介して接続
されている。また、前記ダイオード２０のアノー
ドは抵抗２４を介して電源Vcc1と接続されてい
る。図中２５はダイオード２０のアノードと抵抗
２４との接続点である。
このように構成したバツクアツプ電源利用のカ
ウンタメモリは停電等による主電源Vcc2の遮断
時に、主電源Vcc2は瞬時に０ボルトに落ちるが、
電源Vcc1は時間t3の遅れをもつて０ボルトに落ち
る。このため、電源を遮断した瞬間のEXOR２
１の出力側には高レベル出力が表われるので、電
源Vcc1より抵抗２４を介して接続点２５に表わ
れる電圧はＴ型フリツプフロツプ１のクリヤ端子
に供給され、Ｔ型フリツプフロツプ１のカウント
を禁止し、Ｔ型フリツプフロツプ１の電源Vcc1
が時間t3遅れをもつて遮断されるまでの間に入力
されるクロツクパルスはバイナリにカウントされ
なくなる。
ウンタメモリは停電等による主電源Vcc2の遮断
時に、主電源Vcc2は瞬時に０ボルトに落ちるが、
電源Vcc1は時間t3の遅れをもつて０ボルトに落ち
る。このため、電源を遮断した瞬間のEXOR２
１の出力側には高レベル出力が表われるので、電
源Vcc1より抵抗２４を介して接続点２５に表わ
れる電圧はＴ型フリツプフロツプ１のクリヤ端子
に供給され、Ｔ型フリツプフロツプ１のカウント
を禁止し、Ｔ型フリツプフロツプ１の電源Vcc1
が時間t3遅れをもつて遮断されるまでの間に入力
されるクロツクパルスはバイナリにカウントされ
なくなる。
したがつて、カウンタ２は電源が遮断される直
前の情報（カウント数）が高容量コンデンサ３よ
りのエネルギによつてそのまま保持されている。
そして、電源Vcc1の電圧が０ボルトに落ちてし
まつたときには、Ｔ型フリツプフロツプ１は非動
作状態になるので、前記カウンタ２に書き込まれ
ているカウント数情報は高容量コンデンサ３より
のエネルギが供給されている間、不揮発に記憶さ
れている。
前の情報（カウント数）が高容量コンデンサ３よ
りのエネルギによつてそのまま保持されている。
そして、電源Vcc1の電圧が０ボルトに落ちてし
まつたときには、Ｔ型フリツプフロツプ１は非動
作状態になるので、前記カウンタ２に書き込まれ
ているカウント数情報は高容量コンデンサ３より
のエネルギが供給されている間、不揮発に記憶さ
れている。
しかるのち、停電等による電源を遮断していた
原因が回復し、主電源Vcc2が投入されると、Ｔ
型フリツプフロツプ１およびカウンタ２は動作状
態になるが、EXOR２１の入力には主電源Vcc2
の電圧のみが印加され、電源Vcc1の電圧は印加
されないので、EXOR２１の出力には高レベル
出力が表われ、ダイオード２０は逆バイアスされ
ることになる。このため、電源Vcc1の電圧は抵
抗２４を介して接続点２５に表われることにな
り、この接続点２５の電圧が前記Ｔ型フリツプフ
ロツプ１のクリヤ端子に印加され、Ｔ型フリツプ
フロツプ１のカウントを禁止する。そして、電源
Vcc1が時間t4経過後十分に立上つてEXOR２１の
入力には高レベルの電圧が印加されると、
EXOR２１の出力には低レベルの出力が表われ
るので、電源Vcc1の電圧は抵抗２４を介して接
続点２５に印加され、ダイオード２０を順バイア
スすることになる。このため、Ｔ型フリツプフロ
ツプ１のクリヤ端子は低レベルになり、Ｔ型フリ
ツプフロツプ１はクロツクパルスをバイナリにカ
ウントしてそのバイナリ出力を入力信号ラインを
介してカウンタ２に書き込ませる。
原因が回復し、主電源Vcc2が投入されると、Ｔ
型フリツプフロツプ１およびカウンタ２は動作状
態になるが、EXOR２１の入力には主電源Vcc2
の電圧のみが印加され、電源Vcc1の電圧は印加
されないので、EXOR２１の出力には高レベル
出力が表われ、ダイオード２０は逆バイアスされ
ることになる。このため、電源Vcc1の電圧は抵
抗２４を介して接続点２５に表われることにな
り、この接続点２５の電圧が前記Ｔ型フリツプフ
ロツプ１のクリヤ端子に印加され、Ｔ型フリツプ
フロツプ１のカウントを禁止する。そして、電源
Vcc1が時間t4経過後十分に立上つてEXOR２１の
入力には高レベルの電圧が印加されると、
EXOR２１の出力には低レベルの出力が表われ
るので、電源Vcc1の電圧は抵抗２４を介して接
続点２５に印加され、ダイオード２０を順バイア
スすることになる。このため、Ｔ型フリツプフロ
ツプ１のクリヤ端子は低レベルになり、Ｔ型フリ
ツプフロツプ１はクロツクパルスをバイナリにカ
ウントしてそのバイナリ出力を入力信号ラインを
介してカウンタ２に書き込ませる。
このように、主電源Vcc2の遮断・投入等の変
動時に一時Ｔ型フリツプフロツプ１のカウントを
禁止し、カウンタ２に計数されているカウント数
が変化しないようにする。
動時に一時Ｔ型フリツプフロツプ１のカウントを
禁止し、カウンタ２に計数されているカウント数
が変化しないようにする。
以上述べたとおり本考案のバツクアツプ電源利
用のカウンタメモリ方式における保護回路は、主
電源に対しタイミングがずれた電源を作り、この
電源及び主電源を入力にして信号を発生させ、こ
の信号をＴ型フリツプフロツプのクリヤ端子に入
力接続し、当該主電源の投入・遮断時のカウンタ
の入力信号ラインを低レベルに保持させ、クロツ
クパルスをカウントさせないようにして、主電源
の投入・遮断時のノイズによりカウンタのカウン
ト数が変化しないようにしたものであつて、エレ
ベータの停止位置を記憶しておくカウンタに使用
する保護回路などにきわめて有効に使用できるも
のである。
用のカウンタメモリ方式における保護回路は、主
電源に対しタイミングがずれた電源を作り、この
電源及び主電源を入力にして信号を発生させ、こ
の信号をＴ型フリツプフロツプのクリヤ端子に入
力接続し、当該主電源の投入・遮断時のカウンタ
の入力信号ラインを低レベルに保持させ、クロツ
クパルスをカウントさせないようにして、主電源
の投入・遮断時のノイズによりカウンタのカウン
ト数が変化しないようにしたものであつて、エレ
ベータの停止位置を記憶しておくカウンタに使用
する保護回路などにきわめて有効に使用できるも
のである。
図面は本考案に係るバツクアツプ電源利用のカ
ウンタメモリ方式の保護回路を示すもので、第１
図はその一実施例を示すブロツク図、第２図はそ
のタイムチヤート、第３図は主電源Vcc2に対し
てタイミング遅れをもつた電源Vcc1を得るため
の一例を示す回路図、第４図は同じく他の実施例
を示すブロツク図、第５図はそのタイムチヤート
である。 １：Ｔ型フリツプフロツプ、２：カウンタ、
４，５：インバータ、２１：EXOR、Vcc1：電
源、Vcc2：主電源。
ウンタメモリ方式の保護回路を示すもので、第１
図はその一実施例を示すブロツク図、第２図はそ
のタイムチヤート、第３図は主電源Vcc2に対し
てタイミング遅れをもつた電源Vcc1を得るため
の一例を示す回路図、第４図は同じく他の実施例
を示すブロツク図、第５図はそのタイムチヤート
である。 １：Ｔ型フリツプフロツプ、２：カウンタ、
４，５：インバータ、２１：EXOR、Vcc1：電
源、Vcc2：主電源。
Claims (1)
- バツクアツプ電源利用のカウンタの入力信号端
子にＴ型フリツプフロツプの出力信号端子を接続
し、主電源に対してタイミングがずれた電源を作
り、この電源及び前記主電源を入力にして信号を
発生させ、この信号を前記Ｔ型フリツプフロツプ
のクリヤ端子に入力接続し、前記主電源の投入・
遮断時のカウンタの入力信号ラインを低レベルに
保持させることを特徴とするバツクアツプ電源利
用のカウンタメモリ方式における保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12369782U JPS5928722U (ja) | 1982-08-17 | 1982-08-17 | バツクアツプ電源利用のカウンタメモリ方式における保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12369782U JPS5928722U (ja) | 1982-08-17 | 1982-08-17 | バツクアツプ電源利用のカウンタメモリ方式における保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5928722U JPS5928722U (ja) | 1984-02-22 |
| JPH0132126Y2 true JPH0132126Y2 (ja) | 1989-10-02 |
Family
ID=30282267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12369782U Granted JPS5928722U (ja) | 1982-08-17 | 1982-08-17 | バツクアツプ電源利用のカウンタメモリ方式における保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5928722U (ja) |
-
1982
- 1982-08-17 JP JP12369782U patent/JPS5928722U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5928722U (ja) | 1984-02-22 |
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