JPS63104370A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS63104370A JPS63104370A JP61250981A JP25098186A JPS63104370A JP S63104370 A JPS63104370 A JP S63104370A JP 61250981 A JP61250981 A JP 61250981A JP 25098186 A JP25098186 A JP 25098186A JP S63104370 A JPS63104370 A JP S63104370A
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- groove
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- well
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ラッチアップを改善した相補型半導体装置
（以下ＣＭＯ５という）及びその製造方法に関するもの
である。
（以下ＣＭＯ５という）及びその製造方法に関するもの
である。
０ＭＯ８の微細化、高集積化においてＰチャネルＭＯ３
）ランジスタ（以下ＰＭＯ５という）とＮチャネルＭＯ
３）ランジスタ（以下ＮＭＯ５という）との間隔が小さ
くなるとラッチアップ現象が発生し、ラッチアップ対策
がＣＭ ＯＳを微細化する場合の大きな課題となってい
る。ラッチアップ対策の一例として最近でｉｔ Ｐウェ
ルとＮウェルとの間の分離のために深い溝を堀り、その
中を酸化膜等で充填するトレンチアイソレージジンと呼
ばれる方法が考えられている（例えば、Ｋｏｈｙａｍａ
ｅｔａｌ ”８８ Ｉ Ｅ ＤＭ Ｔｅｃｈｎ−ｉｃａ
ｌ Ｄｉｇｅｓｔ ｐｐ １５１〜１５４参照）。
）ランジスタ（以下ＰＭＯ５という）とＮチャネルＭＯ
３）ランジスタ（以下ＮＭＯ５という）との間隔が小さ
くなるとラッチアップ現象が発生し、ラッチアップ対策
がＣＭ ＯＳを微細化する場合の大きな課題となってい
る。ラッチアップ対策の一例として最近でｉｔ Ｐウェ
ルとＮウェルとの間の分離のために深い溝を堀り、その
中を酸化膜等で充填するトレンチアイソレージジンと呼
ばれる方法が考えられている（例えば、Ｋｏｈｙａｍａ
ｅｔａｌ ”８８ Ｉ Ｅ ＤＭ Ｔｅｃｈｎ−ｉｃａ
ｌ Ｄｉｇｅｓｔ ｐｐ １５１〜１５４参照）。
第４図は、従来用いられてきたトレンチアイソレーショ
ンを有するＣ Ｍ ＯＳ ｔＭ造の例である。Ｐ型半導
体基板（１）に接触してＮ型拡散領域（以下Ｎウェルと
いう）（２）と、Ｐ型拡散領域（以下Ｐウェルという）
（３）が形成され、Ｎウェル（２）の内部に前記ＰＭＯ
３のドレイン（４）、ソース（５）、コンタクト用Ｎ＋
拡散層（７）が形成され、Ｐウェル（３）内部にＮＭＯ
８のドレイン（６）、ソース０υ、コンタクト用Ｐ＋拡
散層四が形成されている。また、ＰＭＯ３及びＮＭＯ５
はポリシリコンのゲート（８）を有し、前記各トランジ
スタは厚い分離酸化膜（９）で分離されている。またＮ
ウェル（２）とＰウェル（３）の境界には深い溝が堀ら
れ、この中に酸化膜Ｏｃｉが埋め込まれている。
ンを有するＣ Ｍ ＯＳ ｔＭ造の例である。Ｐ型半導
体基板（１）に接触してＮ型拡散領域（以下Ｎウェルと
いう）（２）と、Ｐ型拡散領域（以下Ｐウェルという）
（３）が形成され、Ｎウェル（２）の内部に前記ＰＭＯ
３のドレイン（４）、ソース（５）、コンタクト用Ｎ＋
拡散層（７）が形成され、Ｐウェル（３）内部にＮＭＯ
８のドレイン（６）、ソース０υ、コンタクト用Ｐ＋拡
散層四が形成されている。また、ＰＭＯ３及びＮＭＯ５
はポリシリコンのゲート（８）を有し、前記各トランジ
スタは厚い分離酸化膜（９）で分離されている。またＮ
ウェル（２）とＰウェル（３）の境界には深い溝が堀ら
れ、この中に酸化膜Ｏｃｉが埋め込まれている。
上記従来のＣＭＯ５で例えばＮＭＯ３のソースａ優にＰ
ウェル（３）の電位より高い電圧が印加されるとソース
αυからＰウェル（３）に電子が注入される。
ウェル（３）の電位より高い電圧が印加されるとソース
αυからＰウェル（３）に電子が注入される。
この電子の一部はＰ型半導体基板（１）を経由してＮウ
ェル（２）に拡散し、コンタクト用のＮ＋拡散層（７）
を通って外部に流れ、ラッチアップ電流となる。しかし
埋込み酸化膜ＱＯの存在によりｇ子の横方向の拡散は制
限され、埋込み酸化膜００が無い場合に比べて電子の拡
散長は長くなって途中のＰウェル（３）又はＰ型半導体
基板（１）で再結合が起こり易くなり、Ｎウェル（２）
内に到達する電子数が減少し、ラッチアップ耐圧は向上
する。
ェル（２）に拡散し、コンタクト用のＮ＋拡散層（７）
を通って外部に流れ、ラッチアップ電流となる。しかし
埋込み酸化膜ＱＯの存在によりｇ子の横方向の拡散は制
限され、埋込み酸化膜００が無い場合に比べて電子の拡
散長は長くなって途中のＰウェル（３）又はＰ型半導体
基板（１）で再結合が起こり易くなり、Ｎウェル（２）
内に到達する電子数が減少し、ラッチアップ耐圧は向上
する。
ＣＭＯ５の微細構造化が進むにつれ、ウェルの寸法と深
さが小さくなるので、ラッチアップ電流のパスは急激に
短かくなる。このため微細化の進んだ０ＭＯ８において
は、上記埋込み酸化膜による効果のみではラッチアップ
耐圧の向上が不十分となる恐れがある。
さが小さくなるので、ラッチアップ電流のパスは急激に
短かくなる。このため微細化の進んだ０ＭＯ８において
は、上記埋込み酸化膜による効果のみではラッチアップ
耐圧の向上が不十分となる恐れがある。
この発明は、上記のような問題点を解決するためになさ
れたものであり、微細化の進んだ状態においても十分な
ラッチアップ耐圧を有するＣＭＯ５を得ることを目的と
する。また、上記所望の構造を持ったＣＭＯ３を容易に
形成することを目的とする。
れたものであり、微細化の進んだ状態においても十分な
ラッチアップ耐圧を有するＣＭＯ５を得ることを目的と
する。また、上記所望の構造を持ったＣＭＯ３を容易に
形成することを目的とする。
この発明に係る半導体装置は、半導体基板領域内におい
て、埋込み酸化膜に接触して不純物拡散層を設置したも
のである。
て、埋込み酸化膜に接触して不純物拡散層を設置したも
のである。
この発明に係る半導体装置の製造方法は、第１の導電型
及び第２の導電型の各半導体領域に接する溝を形成した
後に、この溝の底面に接噛する不純物拡散層を半導体基
板内に形成し、更にと記の溝の内部に酸化物を埋込むよ
うにしたものである。
及び第２の導電型の各半導体領域に接する溝を形成した
後に、この溝の底面に接噛する不純物拡散層を半導体基
板内に形成し、更にと記の溝の内部に酸化物を埋込むよ
うにしたものである。
この発明における不純物拡散層は、少数キャリアの再結
合する割合を増加させ、ＣＭＯ３のラッチアップ耐圧を
向上する。
合する割合を増加させ、ＣＭＯ３のラッチアップ耐圧を
向上する。
この発明における不純物拡散層を形成する工程は、半導
体基板表面における上記各半導体領域に不純物を導入す
ることなく、埋込み酸化膜底部に接する不純物拡散層を
容易に形成するものである。
体基板表面における上記各半導体領域に不純物を導入す
ることなく、埋込み酸化膜底部に接する不純物拡散層を
容易に形成するものである。
以下、この発明の一実施例を図に従って説明する。第１
図はこの発明の一実施例による半導体装置の断面図であ
る。第２図にはその製造フローに従った断面構造の変化
を示す。第２図ａはＰ型半導体基板（１）上に、Ｎウェ
ル（２）及びＰウェル（３）を形成後、深い溝０４）を
反応性イオンエツチングで形成した状態である。ここで
は、溝０勾の深さはＰウェル（３）の深さより深ければ
よい。この後、ＣＶＤ又は通常の酸化により溝Ｃ１４）
の内部全体に酸化膜を形成し、次いで酸化膜を反応性イ
オンエツチングを用いることにより、側壁部の酸化膜（
１０ａ）を残して溝底部の酸化膜のみを除去した状態を
第２図すに示す。さらにイオン注入又は通常の拡散を行
なうと側壁部は酸化膜（１０ａ）によって保護されるの
で溝α荀の底面のみに接触した、第２図Ｃに示すＰ＋不
純物拡散層を得る。次にＣＶＤを用いて、溝α蜀の内部
全体に酸化膜００を形成すると第２図ｄに示したような
構造となる。この後、Ｎウェル（２）内部に２ＭＯ８の
ドレイン（４）、ゲート電極（８）、ソース（５）、Ｎ
ウェルコンタクト用のＮ＋拡散層（７）を形成し、Ｐウ
ェル（３）内部にＮＭＯ５のドレイン（６八 ソースα
υ、Ｐウェルコンタクト用のＰ＋拡散層（１５を形成す
ると、第１図に示すような断面構造を持つ半導体装置が
得られる。
図はこの発明の一実施例による半導体装置の断面図であ
る。第２図にはその製造フローに従った断面構造の変化
を示す。第２図ａはＰ型半導体基板（１）上に、Ｎウェ
ル（２）及びＰウェル（３）を形成後、深い溝０４）を
反応性イオンエツチングで形成した状態である。ここで
は、溝０勾の深さはＰウェル（３）の深さより深ければ
よい。この後、ＣＶＤ又は通常の酸化により溝Ｃ１４）
の内部全体に酸化膜を形成し、次いで酸化膜を反応性イ
オンエツチングを用いることにより、側壁部の酸化膜（
１０ａ）を残して溝底部の酸化膜のみを除去した状態を
第２図すに示す。さらにイオン注入又は通常の拡散を行
なうと側壁部は酸化膜（１０ａ）によって保護されるの
で溝α荀の底面のみに接触した、第２図Ｃに示すＰ＋不
純物拡散層を得る。次にＣＶＤを用いて、溝α蜀の内部
全体に酸化膜００を形成すると第２図ｄに示したような
構造となる。この後、Ｎウェル（２）内部に２ＭＯ８の
ドレイン（４）、ゲート電極（８）、ソース（５）、Ｎ
ウェルコンタクト用のＮ＋拡散層（７）を形成し、Ｐウ
ェル（３）内部にＮＭＯ５のドレイン（６八 ソースα
υ、Ｐウェルコンタクト用のＰ＋拡散層（１５を形成す
ると、第１図に示すような断面構造を持つ半導体装置が
得られる。
尚、上記実施例においては、埋込み酸化膜０１に接する
不純物拡散層としてＰ＋拡散層α４を用いたが、第３図
に示すようにＮ＋拡散層αＱをこれに用いてもよい。こ
の場合、ＰｆｖｌＯ３のドレイン（４）からＮウェル（
２）を経由してＰ型半導体基板（１）に注入された正孔
がＮ＋拡散層ｑ５によって再結合する割合が増大するの
で、上述の効果を得ることができる。
不純物拡散層としてＰ＋拡散層α４を用いたが、第３図
に示すようにＮ＋拡散層αＱをこれに用いてもよい。こ
の場合、ＰｆｖｌＯ３のドレイン（４）からＮウェル（
２）を経由してＰ型半導体基板（１）に注入された正孔
がＮ＋拡散層ｑ５によって再結合する割合が増大するの
で、上述の効果を得ることができる。
また、上記実施例においてはＰ＋拡散ＩＱ３及びＮ＋拡
散層αＱはＮウェル（２）又はＰウェル（３）よりも深
い位置に形成されているが、上記不純物拡散層が半導体
基板（１）と逆の電導型を有する第２の電導型を有する
不純物拡散層であれば、第２半導体領域に隣接して形成
しても同様な効果がある。
散層αＱはＮウェル（２）又はＰウェル（３）よりも深
い位置に形成されているが、上記不純物拡散層が半導体
基板（１）と逆の電導型を有する第２の電導型を有する
不純物拡散層であれば、第２半導体領域に隣接して形成
しても同様な効果がある。
以上のように、この発明は埋込み酸化膜の底面に接触し
て半導体基板中に不純物拡散層を形成したので少数キャ
リアが再結合する割合が増大し、Ｎウェルへ到達する電
子数が減少して帰還がかかり難くなり、ラッチアップ耐
圧が向上する効果がある。
て半導体基板中に不純物拡散層を形成したので少数キャ
リアが再結合する割合が増大し、Ｎウェルへ到達する電
子数が減少して帰還がかかり難くなり、ラッチアップ耐
圧が向上する効果がある。
第１図はこの発明の一実施例による半導体装置の断面図
、第２図はこの発明の一実施例による不純物拡散層形成
工程に従った断面図、第３図はこの発明の他の実施例に
よる半導体装置の断面図、第４図は従来の半導体装置の
断面図である。 図において、（１）はＰ型シリコン基板、（２）はＮウ
ェル、（３）はＰウェル、（４）はドレイン、（５）は
ソース、（６）はドレイン、（７）はＮ＋拡散層、（８
）はゲート電極、（９）は酸化膜、ａ（１は酸化膜、ｑ
υはソース、叫はＰ＋拡ａｍ、（１３ハＰ”拡散ｒｐ、
Ｑ４） ハＳ、ａ９はＮ＋拡散層である。 尚、図中、同一符号は同一、又は相当部分を示す。
、第２図はこの発明の一実施例による不純物拡散層形成
工程に従った断面図、第３図はこの発明の他の実施例に
よる半導体装置の断面図、第４図は従来の半導体装置の
断面図である。 図において、（１）はＰ型シリコン基板、（２）はＮウ
ェル、（３）はＰウェル、（４）はドレイン、（５）は
ソース、（６）はドレイン、（７）はＮ＋拡散層、（８
）はゲート電極、（９）は酸化膜、ａ（１は酸化膜、ｑ
υはソース、叫はＰ＋拡ａｍ、（１３ハＰ”拡散ｒｐ、
Ｑ４） ハＳ、ａ９はＮ＋拡散層である。 尚、図中、同一符号は同一、又は相当部分を示す。
Claims (4)
- （１）第１の導電型を有するシリコン半導体基板の表面
に、第１の電導型を有する第１半導体領域と、該半導体
領域と逆の第２の導電型を有する第２半導体領域を形成
し、第１半導体領域内に第２の導電型のチャネルを持つ
トランジスタを、第２半導体領域に第１の導電型のチャ
ネルを持つトランジスタを形成し、該第１半導体領域と
第２半導体領域の間を絶縁膜で分離した相補型半導体装
置において、半導体基板領域内で、埋込み絶縁膜底部に
不純物拡散層を有することを特徴とする半導体装置。 - （２）上記不純物拡散層として、半導体基板と同一の導
電型を有する半導体基板より高濃度の不純物拡散層であ
ることを特徴とする特許請求の範囲第１項に記載の半導
体装置。 - （３）上記不純物拡散層が第２半導体領域に隣接して形
成された第２導電型の拡散層であることを特徴とする特
許請求の範囲第１項に記載の半導体装置。 - （４）次のＡ〜Ｄの工程を含むことを特徴とする半導体
装置の製造方法。 Ａ、上記第１半導体領域と第２半導体領域に接して深い
溝を反応性イオンエッチング技術を用いて堀る工程。 Ｂ、上記溝内部全体に絶縁膜を形成し、その後、反応性
イオンエッチングを用いて、溝底部の絶縁膜のみを除去
する工程。 Ｃ、上記溝底部に接する不純物拡散層をイオン注入又は
、拡散法を用いて形成する工程。 Ｄ、上記溝内に絶縁層をＣＶＤ法を用いて形成する工程
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61250981A JPS63104370A (ja) | 1986-10-21 | 1986-10-21 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61250981A JPS63104370A (ja) | 1986-10-21 | 1986-10-21 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63104370A true JPS63104370A (ja) | 1988-05-09 |
Family
ID=17215899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61250981A Pending JPS63104370A (ja) | 1986-10-21 | 1986-10-21 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63104370A (ja) |
-
1986
- 1986-10-21 JP JP61250981A patent/JPS63104370A/ja active Pending
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