JPS63104549A - オフセツト４相位相変調信号復調装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、オフセット４相位相変調信号復調装置に関す
るものである。

（従来の技術） 一般に、ある限られた周波数帯域を用いた変調方式とし
て、オフセット４相位相変調信号（以下、０ＱＰＳＫ信
号と略す）が用いられることがある。

この０ＱＰＳＫ信号は、直交する２軸の信号の符号変換
点が同一のタイミングで生ずる４相位相変調信号（以下
、ＱＰＳＫ信号と略す）に対して、信号の一方をシンボ
ル長の１７２　（Ｔｓｅｃとする）だけオフセットさせ
ることにより、符号変換点での位相変化を９０°以下に
抑え、帯域制限時の振幅変化をＱＰＳＫ信号より小さく
したものである。

０ＱＰＳＫ信号の復調は、従来のＱＰＳＫ信号と同様に
、搬送波再生装置を用いた２軸の同期検波回路で復調し
、その後、その復調信号からデータ再生クロック信号を
生成し、データを再生する方式が用いられている。

ＱＰＳＫ信号、０ＱＰＳＫ信号を同期検波する復調方式
において、再生搬送波は入力信号を４迎２．３πの４個
存在する。従って、復調器の同期検波回路出力は、再生
搬送波のロック状態によって、４通りの状態が存在する
。即ちＱＰＳＫ信号を次式とおいた時、 ｙ（ｔ）＝　ｌ５ｉｎωｔ　＋Ｑｃｏｓωを但し、ωは
搬送波信号の角周波数、 ■は変調器の同相軸の符号状態、 Ｑは直交軸の符号状態 を示し、Ｉ、Ｑは各々＋１又は−１の 値をとる。

再生搬送波が入力信号に対して、ロック状態となって、
２個の同期検波回路で復調され、出力される復調軸信号
り、、Ｄ、は。

（Ｄ□Ｄｈ）＝　（Ｉ、Ｑ）、（Ｑ、　−Ｉ）（−Ｉ、
−Ｑ）、（−Ｑ、Ｉ） の４通りである。。このような復調出力信号の不確実性
を取り除くため、一般的に先行するシンボルからの位相
変化量を情報符号に対応させる差動符号方式が使用され
る。

以下、図面を参照しながら、従来の０ＱＰＳＫ信号復調
装置の一例について説明する。

第３図は、従来の０ＱＰＳＫ信号復調装置であり、第４
図は、第３図の装置の動作を説明するためのタイム・チ
ャートである。第３図において、５１ａ、５１ｂは同期
検波器、５２は電圧制御発振器。

５３は９０″位相をシフトする移相器、５４は４相位相
検出器である。破線で囲まれた５５は復調部である。

５６ａ、５６ｂはレベル検出器、５７はデータエツジ検
出器、５８はモノマルチバイブレータ、５９は位相比較
器、６０は低域通過フィルタ、６１は電圧制御発振器、
６２は１／２分周器である。破線で囲まれた６３はデー
タ再生クロック用のＰＬＬ（フェーズロックト・ループ
）回路である。６４は９０＠位相をシフトする移相器、
６５ａ、６５ｂはＤフリップ・フロップ回路、６６ａ、
６６ｂは１シンボル遅延回路、６７ａ、６７ｂは排他的
論理和回路である。破線で囲まれた６８は差動符号を復
号化するＭｏｄ、　２差分論理部である。６９はパラレ
ル／シリアル変換回路である。

以上のように構成された０ＱＰＳＫ信号復調装置につい
て、以下、その動作を説明する。

復調すべき０ＱＰＳＫ信号は、同期検波器５１ａ。

５１ｂと搬送波周波数と同一の再生搬送波信号を発振す
る電圧制御発振器５２と移相器５３と４相位相検出器５
４とから構成された復調部５５により復調される。この
復調部５５より出力される２つの相異なる復調軸信号り
、、、Ｄ、□は各々レベル検出器５６ａ。

５６ｂで波形整形され、　６５ａ　、　６５ｂのＤフリ
ップ・フロップ回路でシンボル長の１　／　２　（Ｔｓ
ｅｃ）のウィンド・マージンで、第４図に示すクロック
Ｌ　ａ　ｓＬｌで各々ラッチされ符号識別される。ここ
で、Ｄ　Ｋｌ　ｊ　Ｄ　ｂ□は第４図に示すようにロッ
ク位相がＯの時とする。また、レベル検出器５６ａの出
力は、データエツジ検出器５７に入力され、モノマルチ
バイブレータ５８で第４図のＭＭのようにデユーティ５
０％にされ、位相比較器５９に入力される６位相比較器
５９．低域通過フィルタ６０．電圧制御発振器６１゜１
／２分周器６２から構成されるＰＬＬ回路６３は、Ｄ、
１の最高周波数の２倍に相当する周波数クロック（第４
図の１／２ＶＣＯ）を発振し、移相器６４に出力する。

そして、この移相器６４は前記Ｄフリップ・フロップ６
５ａ、６５ｂのクロック入力端子にクロックＬ、、Ｌｈ
を入力する。符号識別され復調軸信号Ｄ　ａｔｔ　Ｄｂ
ｉは各々１シンボル（２７ｓｅｃ）遅延回路６６ａ、６
６ｂ及び排他的論理和回路６７ａ、６７ｂから構成され
るＭｏｄ、　２差分論理部６８に供給され、ここで差動
符号が復号化される。このＭｏｄ、　２差分論理部６８
の出力はパラレル／シリアル変換器６９に供給され、６
２の１７２分周器のクロック信号によりデータが復調生
成される。

（発明が解決しようとする問題点） しかしながら上記の構成では、第４図内の搬送波のロッ
ク位相がＯとτの復調軸信号のタイム・チャートからも
わかるように、第３図内の復調部５５の電圧制御発振器
５２の発振する再生搬送波信号のロック位相位置が雑音
等の影響で、０又はπのπ　　３ 状態からＴ又は２πの状態に遷移するか、もしくはその
逆の場合に、復調軸信号変換点が１７２シンボル（Ｔ　
５ｅｅ）とぶ現象が起こる。この場合、第３図の装置の
構成からもわかるように、ＰＬＬ回路６３はその位相比
較器５９の入力を復調出力信号Ｄ１１に基づいて、デー
タクロック信号ｖＣ○を生成しているため、復調出力信
号がＴ　ｓｅｅ遷移するとＰＬＬ回路６３の基準位相が
πだけ遷移するのと同じ現象となり、ＰＬＬ回路６３は
一度同期はずれとなる。このため、ＰＬＬ回路６３のひ
き込み時定数によって決まる時間不安定状態となって、
その後、再び位相同期状態となる。ＰＬＬ回路６３の不
安定状態の間は、符号識別を行うＤフリップ・フロップ
回路６５ａ、６５ｂの識別点の検出窓幅（ウィンド・マ
ージン）の減少２回路動作吹安定等の原因のために、バ
ースト誤りを発生させたりして、装置の大幅な品質低下
を招くという問題点を有していた。

本発明は、上記問題点に鑑み、復調部の電圧制御発振器
の発振する再生搬送波信号のロック位相位置が遷移して
も、データ再生クロック用のＰＬＬ回路の発振するクロ
ック信号の同期ずれが生じないようにすることにより、
誤り率を向上さる○ＱＰＳＫ信号復調装置を提供するこ
とを目的とするものである。

また、本発明は、たとえ１／２シンボル分がとぶ現象が
起きたとしても、同期ずれが起きないだけの十分なウィ
ンド・マージンを有する０ＱＰＳＫ信号復調装置を提供
することを目的とするものである。

（問題点を解決するための手段） 上記問題点を解決するために、本発明のオフセット４相
位相変調信号復調器は、復調すべきオフセット４相位相
変調信号と再生搬送波がそれぞれに入力される２個の同
期検波器と、前記２個の同期検波器の出力が供給される
前記再生搬送波を生成する回路と、前記２個の同期検波
器の出力がそれぞれ入力される２個のレベル検出器と、
前記２個のレベル検出器の出力をそれぞれ入力とする第
１と第２のデータエツジ検出器と、前記第１と第２のデ
ータエツジ検出器の出力を入力とするオア回路と、前記
オア回路の出力を入力とするモノマルチバイブレータと
、前記モノマルチバイブレータの出力を入力とするフェ
ーズロックト・ループ回路と、前記フェーズロックト・
ループ回路の出力を入力とする位相器と、前記第１のデ
ータエツジ検出器の出力と前記位相器の出力を入力とす
るアンド回路と、前記アンド回路の出力をクリア端子に
接続され前記位相器の出力を入力とする１／２に分周す
る分周器と、前記２個のレベル検出器の出力を前記分周
器の出力でそれぞれラッチする２個のＤフリップ・フロ
ップと、前記２個のＤフリップ・フロップの出力をそれ
ぞれ入力とする２個の遅延回路と、前記２個の遅延回路
のそれぞれの入力信号と出力信号を入力とする２個の排
他的論理和回路と、前記２個の排他的論理和回路の出力
信号を入力とするパラレル／シリアル変換回路とを備え
たものである。

（作　用） 本発明は、上記した構成によって雑音等の影響で再生搬
送波信号のロック位相位置が遷移することにより、復調
軸信号の変換点の１／２シンボル分だけの遷移が起こっ
ても、データ再生クロック用のＰＬＬ回路内の位相比較
器に相異なる両方の復調軸信号の反転情報が入力される
ため、安定したデータ再生クロックが生成でき、かつ十
分なウィンド・マージンのもとての符号識別ができると
いう効果を有するものである。

（実施例） 以下１本発明の一実施例のオフセット４相位相変調信号
復調器について、図面を参照しながら説明する。

第１図において、ｌａ、ｌｂは同期検波器、２は電圧制
御発振器、３は９０°位相をシフトする移相器、４は４
相位相検出器である。破線で囲まれた５は復調部、６ａ
、６ｂはレベル検出器、７ａ、　７ｂはデータエツジ検
出器、８はアンド回路、９はオア回路、１０はモノマル
チバイブレータ、１１は位相比較器、１２は低域通過フ
ィルタ、１３は電圧制御発振器、１４は１／２分周器で
ある。破線で囲まれた１５はデータ再生クロック用のＰ
ＬＬ回路である。

１６は９０６位相をシフトする移相器、１７は１／２分
周器、１８ａ、１８ｂはＤフリップ・フロップ、１９ａ
。

１９ｂは１シンボル遅延回路、２０ａ、２０ｂは排他的
論理和回路である。破線で囲まれた２１は差動符号を復
号化するためのＭｏｄ、２差分論理部である。

２２はパラレル／シリアル変換回路である。そして、こ
れらは第１図に示す回路構成となっている。第２図は、
第１図の装置の動作を説明するためのタイム・チャート
である。

Ｄ、、Ｄｂはレベル検出器６ａ、６ｂの出力波形、Ｅｌ
はデータエツジ検出器７ａの出力波形、ＭＭはモノマル
チバイブレータ１０の出力波形、ｖＣＯは電圧制御発振
器１３の出力波形、１／２ＶＣ：Ｏは１／２分周器１４
の出力波形、ＧＫは移相器１６の出力波形、ＣＬはアン
ド回路８の出力波形、Ｌ、、Ｌ。

は１／２分周器１８の出力波形である。

以上のように構成されたオフセット４相位相変調信号復
調装置について、以下、第１図及び第２図を用いてその
動作を説明する。

第１図において、復調すべき０ＱＰＳＫ信号は、同期検
波器１ａ、ｌｂと搬送波周波数と同一の再生搬送波信号
を発振する電圧制御発振器２と移相器３と４相位相検出
器４とから構成される復調部５によって異なる復調軸の
信号り、、Ｄ、に復調される。この復調信号り、、Ｄｈ
は、各々レベル検出器６ａ、６ｂで波形整形され、１８
ａ、１８ｂのＤフリップ・フロップと７ａ、７ｂのデー
タエツジ検出器に供給される。データエツジ検出器７ａ
、７ｂは、各々復調軸信号り、、Ｄ、の立ち上がりと立
ち下がりを検知して、第２図のＥ、のようにパルスを発
生する。発生された各々のパルスは、オア回路９でＤｌ
とり、の論理和がとられ、両復調軸信号のすべての信号
変換点でのエツジ情報となる。この復調軸信号Ｄｌｌ、
　Ｄ、から得られたエツジパルスは、モノマルチバイブ
レータ１０で、第２図のＭＭのようにデユーティ５０％
の信号になり、位相比較器に入力される。ＰＬＬ回路１
５の内の電圧制御発振器１３及び１　／　２　分周器１
４は、第２図（１）ＶＣｏ、１／２ｖＣＯの波形となる
。これかられかるように、ＰＬＬ回路１５は復調軸信号
り、、Ｄ、の両エツジ情報で動かされ、従来例の２倍の
周波数のクロックを発振している。１／２分周器１４の
出力１／２ＶＣ○は、移相器１６に供給された後、一方
でデータロツタとして出力され、もう一方で１７２分周
器１７に出力される。この１／２分周器１７のクリア端
子にデータエツジ検出器７ａの出力Ｅ、と移相器１６の
出力ＣＫの論理和をアンド回路８で取った信号が入力さ
れる。

ここで、論理積を取るのは、エツジパルスＥ１のジッタ
の影響を取り除くためである。以上のことにより、１／
２分周器１７は、再生搬送波信号のロック位相位置が遷
移して復調信号り、、ＤｂがＴｓｅｃ遷移しても、Ｄス
リップ・フロップ回路１８ａ。

１８ｂは従来例と同様にウィンド・マージンＴ　ｓｅｃ
で復調信号り、、ＤＩ、をラッチして符号識別を可能と
するクロックＬ、、Ｌ、を生成する。符号識別された各
々の信号は、１９ａ　、　１９ｂ　、　２０ａ　、　２
０ｂから構成されたＭｏｄ、　２差分論理部に供給され
差動符号が復号される。そして、その出力はパラレル／
シリアル変換回路２２で直列のデータとして復調生成さ
れる。

以上のように、本実施例によれば、同期検波器から出力
される相異なる２つの復調軸信号の反転エツジパルスを
各々データエツジ検出器で生成し、それをオア回路で論
理和を取り、その出力をデータ再生クロック用ＰＬＬ回
路に入力させることにより、再生搬送波信号のロック位
相位置が遷移しても、前記ＰＬＬ回路が同期はずれを起
こさないようにするとともに、片方の復調軸信号の反転
工ッジパルスと前記ＰＬＬ回路の出力との論理積をアン
ド回路で取り、この出力を前記ＰＬＬ回路の出力を分局
する１／２分周器のクリア端子に供給することにより、
２つの復調軸信号を従来例と同様に十分なウィンド・マ
ージンで符号識別を行うことを可能とする。

（発明の効果） 本発明は、上記実施例から明らかなように、同期検波器
から出力される相異なる２つの復調軸信号の反転エツジ
パルスを各々データエツジ検出器で生成し、オア回路で
論理和を取り、データ再生クロック用のＰＬＬ回路内の
位相比較器に入力する構成と、片方のエツジ検出器の出
力と前記ＰＬＬ回路の出力との論理積をアンド回路で取
り、その出力前記ＰＬＬ回路の出力を１７２分周する分
周器のクリア端子に供給する構成とを設けたので、再生
搬送波信号のロック位相位置が遷移して２つの復調軸信
号の変換点が１／２シンボル分とぶ現象が起きても、前
記ＰＬＬ回路は同期はずれを起こさずに、かつ、十分な
ウィンド・マージンで復調軸信号を符号識別することが
できる。

【図面の簡単な説明】

第１図は本発明の実施例におけるオフセット４相位相変
調信号復調装置の構成図、第２図は第１図の動作を説明
するためのタイム・チャート、第３図は従来のオフセッ
ト４相位相変調信号復調装置の構成図、第４図は第３図
の動作を説明するためのタイム・チャートである。 ｌａ、　ｌｂ・・・同期検波器、　２・・・電圧制御発
振器、　３・・・移相器、　４・・・４相位相検出器、
　６ａ、　６ｂ・・・レベル検出器、　７ａ。 ７ｂ・・・データエツジ検出器、　８・・・アンド回路
、　９・・・オア回路、　１０・・・モノマルチバイブ
レータ、　１１・・・位相比較器、　１２・・・低域通
過フィルタ、　１３・・・電圧制御発振器、１４・・・
１／２分周器、　１６・・・移相器、　１７・・・１／
２分周器、　１８ａ　、　１８ｂ　＝−Ｄフリップ・フ
ロップ、　１９ａ、１９ｂ・・・１シンボル遅延回路、
　２０ａ、２０ｂ・・・排他的論理和回路、２２・・・
パラレル／シリアル変換回路。 第２図 Ｌｂ　Ｊ　Ｌ」　Ｌ」　Ｌ」−□１−」−］−」−一第
４図

Claims (1)

【特許請求の範囲】
1. 復調すべきオフセット４相位相変調信号と再生搬送波が
   それぞれに入力される２個の同期検波器と、前記２個の
   同期検波器の出力が供給される前記再生搬送波を生成す
   る回路と、前記２個の同期検波器の出力がそれぞれ入力
   される２個のレベル検出器と、前記２個のレベル検出器
   の出力をそれぞれ入力とする第１と第２のデータエッジ
   検出器と、前記第１と第２のデータエッジ検出器の出力
   を入力とするオア回路と、前記オア回路の出力を入力と
   するモノマルチバイブレータと、前記モノマルチバイブ
   レータの出力を入力とするフェーズロックト・ループ回
   路と、前記フェーズ・ロックト・ループ回路の出力を入
   力とする位相器と、前記第１のデータエッジ検出器の出
   力と前記位相器の出力を入力とするアンド回路と、前記
   アンド回路の出力をクリア端子に接続され前記位相器の
   出力を入力とする１／２に分周する分周器と、前記２個
   のレベル検出器の出力を前記分周器の出力でそれぞれラ
   ッチする２個のＤフリップ・フロップと、前記２個のＤ
   フリップ・フロップの出力をそれぞれ入力とする２個の
   遅延回路と、前記２個の遅延回路のそれぞれの入力信号
   と出力信号を入力とする２個の排他的論理和回路と、前
   記２個の排他的論理和回路の出力信号を入力とするパラ
   レル／シリアル変換回路とを備えたことを特徴とするオ
   フセット４相位相変調信号復調装置。